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[发明专利]一种考虑版图布局信息的组合逻辑电路的单粒子多瞬态软错误敏感性评估方法-CN201611000399.9有效
发明人：肖立伊;曹雪兵;李杰;张荣生 -专利权人：哈尔滨工业大学
申请日： 2016-11-14 - 公布日： 2019-08-23 - 主分类号： G06F17/50 文献下载
摘要：一种考虑版图布局信息的组合逻辑电路的单粒子多瞬态软错误敏感性评估方法，涉及组合逻辑电路的软错误敏感性评估技术，为了解决现有组合逻辑电路软错误评估方法无法有效的评估单粒子多瞬态的软错误敏感性的问题。并进行Geant4蒙特卡洛仿真；步骤二、生成“黄金”网表文件以及调用快速SPICE仿真工具进行仿真；步骤三、生成错误注入网表以及调用快速SPICE仿真工具进行仿真；步骤四、根据步骤二及步骤三得到的组合逻辑电路输出端的逻辑状态，得到组合逻辑电路的失效率，根据失效率评估组合逻辑电路的单粒子多瞬态软错误敏感性。本发明适用于评估组合逻辑电路的软错误敏感性。
一种考虑版图布局信息组合逻辑电路粒子瞬态错误敏感性评估方法

[发明专利]一种逻辑电路的生成方法、生成装置、门电路和逻辑电路-CN202011150124.X在审
发明人：叶乐;王志轩;黄芊芊;王阳元;黄如 -专利权人：北京大学（天津滨海）新一代信息技术研究院
申请日： 2020-10-23 - 公布日： 2021-03-09 - 主分类号： H03K19/003 文献下载
摘要：本申请公开了一种逻辑电路的生成方法、生成装置、门电路和逻辑电路，逻辑电路的生成方法包括：设计并生成初始隧穿场效应晶体管逻辑电路，初始隧穿场效应晶体管逻辑电路包括至少一个逻辑门；确定逻辑门的串联支路中与逻辑门的输入节点连接的第一隧穿场效应晶体管；使用场效应晶体管替换第一隧穿场效应晶体管；在逻辑门的串联支路与逻辑门的输出节点之间增加第二隧穿场效应晶体管，生成逻辑电路。能够克服隧穿场效应晶体管在串联支路中造成的电流衰减过大的缺陷，以及克服替换入逻辑门中的场效应晶体管所导致的漏电流增大的缺陷，从而逻辑门由于其串联支路中电流衰减过大导致的性能、噪声容限等发生退化，提高逻辑电路的性能
一种逻辑电路生成方法装置门电路

[发明专利]用于I型三电平APF的短路保护装置及其方法-CN202010559731.5在审
发明人：卢悦;马锋;丁仕彬 -专利权人：江苏莱提电气股份有限公司
申请日： 2020-06-18 - 公布日： 2020-08-25 - 主分类号： H02H7/122 文献下载
摘要：本发明提供了用于I型三电平APF的短路保护装置及其方法，其可做到先关外管再关内管，实现短路保护；包括拓扑电路，拓扑电路包括IGBT管T1～T4、续流二极管D1～D4、钳位二极管D5、D6，IGBT管T1、T4作为外管，IGBT管T2、T3作为内管，其还包括短路故障检测电路、故障信号逻辑电路、驱动信号逻辑电路，IGBT管的集电极和发射极之间均连接有短路故障检测电路，短路故障检测电路的输出端均接于故障信号逻辑电路的输入端，故障信号逻辑电路的输出端与驱动信号逻辑电路的输入端相连接；短路故障检测电路，用以产生对应IGBT管的故障信号；故障信号逻辑电路，用以将IGBT管T1～T4发出的故障信号汇总，生成总故障信号；驱动信号逻辑电路
用于电平 apf 短路保护装置及其方法

[实用新型]用于I型三电平APF的短路保护装置-CN202021136590.8有效
发明人：卢悦;马锋;丁仕彬 -专利权人：江苏莱提电气股份有限公司
申请日： 2020-06-18 - 公布日： 2021-01-08 - 主分类号： H02H7/122 文献下载
摘要：本实用新型提供了用于I型三电平APF的短路保护装置，其可做到先关外管再关内管，实现短路保护；包括拓扑电路，拓扑电路包括IGBT管T1～T4、续流二极管D1～D4、钳位二极管D5、D6，IGBT管T1、T4作为外管，IGBT管T2、T3作为内管，其还包括短路故障检测电路、故障信号逻辑电路、驱动信号逻辑电路，IGBT管的集电极和发射极之间均连接有短路故障检测电路，短路故障检测电路的输出端均接于故障信号逻辑电路的输入端，故障信号逻辑电路的输出端与驱动信号逻辑电路的输入端相连接；短路故障检测电路，用以产生对应IGBT管的故障信号；故障信号逻辑电路，用以将IGBT管T1～T4发出的故障信号汇总，生成总故障信号；驱动信号逻辑电路
用于电平 apf 短路保护装置

[实用新型]多路分时切换智能控制装置-CN201620682258.9有效
发明人：鲍军民 -专利权人：浙江商业职业技术学院
申请日： 2016-06-24 - 公布日： 2016-11-16 - 主分类号： H05B37/02 文献下载
摘要：本实用新型公开了多路分时切换智能控制装置，其主要由AC/DC模块、开关检测电路、脉冲发生电路、第一时序逻辑电路、第二时序逻辑电路、置数控制电路、切换逻辑电路和执行电路组成。第一时序逻辑电路检测外部开关动作，第二时序逻辑电路周期性改变单路负载的切换信号，切换逻辑电路输出最终控制信号给执行电路来控制各路负载与外部电源的通断。
分时切换智能控制装置

[发明专利]一种逻辑电路的优化方法及优化装置-CN201910330187.4有效
发明人：胡平科;余建德 -专利权人：上海安路信息科技有限公司
申请日： 2019-04-23 - 公布日： 2020-12-08 - 主分类号： G06F30/327 文献下载
摘要：本申请公开了一种逻辑电路的优化方法及优化装置，该方法包括：识别逻辑电路中的至少一个三态缓存器；判断所述三态缓存器至所述逻辑电路输出端口之间所有的逻辑单元是否可优化；若可优化，收集并复制所述所有的逻辑单元；创建端口三态缓存器，其输出连接所述输出端口；重构收集的所述所有的逻辑单元，将其输出连接所述端口三态缓存器的数据信号；重构复制的所述所有的逻辑单元，将其输出连接所述端口三态缓存器的控制信号。
一种逻辑电路优化方法装置

[发明专利]TSPC触发器、时序逻辑电路和射频电路-CN202011422129.3在审
发明人：阳怡伟;陈春平 -专利权人：珠海市杰理科技股份有限公司
申请日： 2020-12-08 - 公布日： 2021-03-19 - 主分类号： H03K19/08 文献下载
摘要：本申请涉及一种TSPC触发器、时序逻辑电路和射频电路，TSPC触发器，包括反相电路、与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路、第三级电路和输出级电路，反相电路连接与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路和第三级电路，第一级电路连接与非逻辑电路和第二级电路，第二级电路连接第一控制开关和第三级电路，第三级电路连接第二控制开关和输出级电路。利用置位信号和复位信号改变与非逻辑电路的通断并调节各级电路的状态，实现TSPC触发器的复位、置位功能，增大了使用灵活性。
tspc 触发器时序逻辑电路射频电路

[发明专利]边沿调制发射器及数字隔离器-CN202011226532.9在审
发明人：李立松;方向明;伍荣翔 -专利权人：重庆线易电子科技有限责任公司
申请日： 2020-11-05 - 公布日： 2021-05-14 - 主分类号： H03K3/013 文献下载
摘要：本申请提供一种边沿调制发射器及数字隔离器，涉及数字电路技术领域。所述边沿调制发射器包括编码控制电路和共模噪声检测电路，共模噪声检测电路包括至少一个多级缓冲器、至少一个电流检测器和检测逻辑电路，编码控制电路包括输入逻辑电路和脉冲延长电路，检测逻辑电路与所述脉冲延长电路的连接电路、至少一个多级缓冲器连接于输入逻辑电路和驱动隔离器之间，至少一个电流检测器的每个电流检测器用于向检测逻辑电路发送至少一个多级缓冲器的电流检测信号，脉冲延长电路连接于输入逻辑电路与检测逻辑电路的输出端之间该发射器检测到系统中出现较大共模噪声时，通过编码控制电路进行适应性的边沿调制。
边沿调制发射器数字隔离器

[实用新型]边沿调制发射器及数字隔离器-CN202022543311.6有效
发明人：李立松;方向明;伍荣翔 -专利权人：重庆线易电子科技有限责任公司
申请日： 2020-11-05 - 公布日： 2021-05-28 - 主分类号： H03K3/013 文献下载
摘要：本申请提供一种边沿调制发射器及数字隔离器，涉及数字电路技术领域。所述边沿调制发射器包括编码控制电路和共模噪声检测电路，共模噪声检测电路包括至少一个多级缓冲器、至少一个电流检测器和检测逻辑电路，编码控制电路包括输入逻辑电路和脉冲延长电路，检测逻辑电路与所述脉冲延长电路的连接电路、至少一个多级缓冲器连接于输入逻辑电路和驱动隔离器之间，至少一个电流检测器的每个电流检测器用于向检测逻辑电路发送至少一个多级缓冲器的电流检测信号，脉冲延长电路连接于输入逻辑电路与检测逻辑电路的输出端之间该发射器检测到系统中出现较大共模噪声时，通过编码控制电路进行适应性的边沿调制。
边沿调制发射器数字隔离器

[实用新型]主动短路电路及电动汽车-CN201922206138.8有效
发明人：戴云聪;罗黎艳;周同路 -专利权人：合肥阳光电动力科技有限公司
申请日： 2019-12-10 - 公布日： 2020-11-10 - 主分类号： B60L3/00 文献下载
摘要：本实用新型公开一种主动短路电路及电动汽车，其中，该主动短路电路包括电源电路、掉电检测电路、驱动电路、控制电路及与门逻辑电路，电源电路包括第一电源和第二电源，第一电源的输出端和第二电源的输出端分别与驱动电路的输入端连接，掉电检测电路的检测端与第一电源和第二电源中的至少一个连接，掉电检测电路的输出端与与门逻辑电路的输入端连接，且与门逻辑电路的输入端与驱动电路的输入端连接，与门逻辑电路输出端与驱动电路的信号接收端连接，控制电路的输出端与驱动电路的控制信号接收端连接，驱动电路的输出端与桥臂开关管连接。
主动短路电路电动汽车

[发明专利]通讯设备的中断扩展实现方法-CN201110287592.6无效
发明人：刘建文;赵生全 -专利权人：福建星网锐捷通讯股份有限公司
申请日： 2011-09-23 - 公布日： 2012-02-22 - 主分类号： G06F13/24 文献下载
摘要：本发明提供一种通讯设备的中断扩展实现方法，所述通讯设备的CPU检测“或”功能逻辑电路或者“与”功能逻辑电路输出的中断触发信号；通过逻辑电路后从逻辑电路的输出端发送给所述通讯设备的CPU中断输入接口IRQ；判断接口IRQ接收到的经逻辑电路处理后的两中断触发信号是否是中断有效信号；同时当GPIO接口检测到当前状态为高电平，调用通讯设备的恢复出厂设置中断服务程序进行处理，当GPIO接口当前状态为低电平，调用通讯设备的本发明只需要简单的逻辑电路就可以实现中断扩展；相对于传统的中断软件轮询机制，其可以大大节省通讯设备系统的资源，是一种低成本高效率的中断扩展方法。
通讯设备中断扩展实现方法

[发明专利]钢管涡流探伤缺陷标记监视方法和装置-CN01113036.9有效
发明人：樊桂林 -专利权人：宝山钢铁股份有限公司
申请日： 2001-05-31 - 公布日： 2004-04-07 - 主分类号： G01N27/90 文献下载
摘要：钢管涡流探伤缺陷标记监视装置，包括涡流探伤仪(1)和喷枪(2)，探伤仪输出探伤信号接至逻辑电路(5)，喷枪前方与喷枪漆流方向垂直处设置一对激光发射器(3)和激光接受器(4)，激光接受器输出信号接逻辑电路，逻辑电路由逻辑门组成，逻辑电路运算后输出分接缺陷喷标失常报警器(6)和喷标监视失常报警器(7)。
钢管涡流探伤缺陷标记监视方法装置

[发明专利]具有共享晶体管的低面积全加器-CN201510616034.8有效
发明人： S·南迪;B·M·苏班纳瓦 -专利权人：德克萨斯仪器股份有限公司
申请日： 2015-09-24 - 公布日： 2020-11-03 - 主分类号： H03K19/20 文献下载
摘要：该全加器(200)包括异或非逻辑电路(205)。该异或非逻辑电路(205)接收第一输入(202)和第二输入(204)。第一反相器(235)接收该异或非逻辑电路(205)的输出(234)并产生异或输出(236)。进位产生电路(245)接收该异或非逻辑电路(205)的该输出(234)、该异或输出(236)和第三输入(206)。该进位产生电路(245)产生反相进位(246)。求和产生电路(250)接收该异或非逻辑电路(205)的该输出(234)、该异或输出(236)和该第三输入(206)。该求和产生电路(250)产生反相和。第三反相器(265)被耦连至该求和产生电路(250)并在接收到该反相和时产生和(270)。
具有共享晶体管面积全加器

[发明专利]一种逐次逼近型模数转换器及校准方法-CN201911242441.1有效
发明人：幸新鹏;陈静福;冯海刚;李冬梅;王志华 -专利权人：清华大学深圳国际研究生院
申请日： 2019-12-06 - 公布日： 2023-05-26 - 主分类号： H03M1/10 文献下载
摘要：本发明提供一种逐次逼近型模数转换器及校准方法，逐次逼近型模数转换器包括：采样/保持电路、数字‑模拟转换器、比较器、逐次逼近逻辑电路、时钟生成电路和数字伪随机信号发生器；模拟输入信号连接到所述采样/保持电路，比较器的正负输入端分别与数字‑模拟转换器和采样/保持电路相连接，输出端与逐次逼近逻辑电路相连接；逐次逼近逻辑电路与数字伪随机信号发生器连接到加法器输入，加法器的输出与数字‑模拟转换器连接；逐次逼近逻辑电路与数字伪随机信号发生器连接到减法器输入，减法器输出为最终输出结果；时钟生成电路分别与比较器、逐次逼近逻辑电路相连。
一种逐次逼近型模数转换器校准方法

[发明专利]数字逻辑电路编译方法及装置-CN201810508097.5有效
发明人：赵天良;王玥;张晓艳;刘才齐;逄淑楠 -专利权人：大唐移动通信设备有限公司
申请日： 2018-05-24 - 公布日： 2021-06-18 - 主分类号： G06F30/34 文献下载
摘要：本发明提供了一种数字逻辑电路编译方法及装置，涉及电路技术领域，该方法包括：获取数字逻辑电路的编译步骤，采用与数字逻辑电路的编译顺序逆向的顺序，逐个判断各个编译步骤对应的时序报告是否满足预设时序要求，将不满足预设时序要求的时序报告所对应的编译步骤确定为目标编译步骤，根据每个编译策略对应的时序报告，将满足预设时序要求的时序报告所对应的编译策略，作为目标编译策略，按照目标编译策略重新编译数字逻辑电路。由于在采用目标编译策略重新编译数字逻辑电路的过程中，可以使用目标编译步骤之前的编译步骤输出的数据，能够减少客户端重新编译数字逻辑电路所花费的时间，从而可以提高重新编译数字逻辑电路的效率。
数字逻辑电路编译方法装置