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- [其他]指令处理器-CN85102313无效
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栗山和则;和田健一;小岡彰
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株式会社日立制作所
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1985-04-01
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1988-05-04
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G06F9/38
- 给要求两个或者更多操数的指令的每个操作数，分别提供地址计算加法器和缓冲存贮器。在翻译指令的处理中，地址计算和对第一个、第二个操作数的取操作，实质上是异步送行的。因而每几个第二个操作数的每次取操作数所化的额外化费可以采用一组地址加法器独立或同步完成地址计算和取数操作的方法来扣掉，而且，采用一个操作步骤能够省掉用来从操作数缓冲四分离并得到一个字节的线路，在该操作步骤中，第一个操作数的一个字节取出并存入暂存存贮器中，这存贮器提供其中存贮的数据给地址加法器。
- 指令处理器
- [其他]指令处理器-CN101985000002313在审
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栗山和则;和田健一;小岡彰
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株式会社日立制作所
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1985-04-01
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1988-05-04
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- 给要求两个或者更多操数的指令的每个操作数，分别提供地址计算加法器和缓冲存贮器。在翻译指令的处理中，地址计算和对第一个、第二个操作数的取操作，实质上是异步送行的。因而每几个第二个操作数的每次取操作数所化的额外化费可以采用一组地址加法器独立或同步完成地址计算和取数操作的方法来扣掉，而且，采用一个操作步骤能够省掉用来从操作数缓冲四分离并得到一个字节的线路，在该操作步骤中，第一个操作数的一个字节取出并存入暂存存贮器中，这存贮器提供其中存贮的数据给地址加法器。
- 指令处理器
- [发明专利]基于主从架构的协处理器高效执行的装置-CN201010186152.7有效
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王荣华;孟建熠;严晓浪;葛海通
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浙江大学
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2010-05-31
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2010-10-27
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G06F15/167
- 一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，协处理器指令在主处理器的重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。本发明减少流水线空洞、提升主处理和和协处理器性能。
- 基于主从架构处理器高效执行装置
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