专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种数据处理方法、主机及相关设备-CN202210336383.4在审
  • 刘鸿彬 - 华为技术有限公司
  • 2022-03-31 - 2023-10-24 - G06F15/167
  • 一种数据处理方法、主机及相关设备,该方法应用于计算设备,该计算设备包括主机、内存和外设芯片,主机、内存和外设芯片通过总线耦合,该方法包括以下步骤:主机获取数据处理请求,数据处理请求包括下行数据,下行数据用于指示主机待向外设芯片发送的数据,主机将下行数据存储至内存,主机以直接内存访问DMA方式将下行数据拷贝至外设芯片,这样,外设芯片不再需要处理下行数据,而是交由主机进行处理,从而降低外设芯片的处理压力,提高外设芯片的处理带宽。
  • 一种数据处理方法主机相关设备
  • [发明专利]处理器、数据读写方法、装置和存储介质-CN202210794058.2有效
  • 李然月;孟平凡;刘杨;张钰勃 - 摩尔线程智能科技(北京)有限责任公司
  • 2022-07-05 - 2023-10-13 - G06F15/167
  • 本公开涉及一种处理器、数据读写方法、装置和存储介质。该处理器与主存连接,包括一个或多个缓存模块、一个或多个计算模块,缓存模块和计算模块通过总线连接,一个缓存模块中包括一个或多个第一缓存子模块和一个第二缓存子模块,计算模块用于:生成针对缓存模块的操作请求;缓存模块用于:在操作请求为读数据请求的情况下,响应于读数据请求,从第一缓存子模块、第二缓存子模块、主存、写数据请求的一种中读取读数据请求对应的第一目标数据;在操作请求为写数据请求的情况下,响应于写数据请求,向第二缓存子模块中写入写数据请求对应的第二目标数据。由此,可以降低总线的复杂度,使得处理器访问缓存的时延减小,同时提高了读写请求的吞吐量。
  • 处理器数据读写方法装置存储介质
  • [发明专利]基于GPU直接存储器访问的显示加速方法、装置及介质-CN202311104111.2在审
  • 李通 - 西安芯云半导体技术有限公司
  • 2023-08-30 - 2023-09-29 - G06F15/167
  • 本发明实施例公开了一种基于GPU直接存储器访问的显示加速方法、装置及介质,该方法包括:CPU通过多个图形客户端窗口系统针对当前帧进行渲染,获得所述多个图形客户端窗口的渲染结果;CPU向GPU发送渲染指令并通过GPU加速将所述多个图形客户端窗口的渲染结果进行合成,获得合成结果,并存储到显存的第一存储空间;在存储到显存的第一存储空间后,CPU向GPU发送DMA请求;在存储到显存的第一存储空间后,CPU通过所述多个图形客户端窗口系统对下一帧进行渲染以及通过GPU加速将针对所述下一帧的渲染结果进行合成,获得所述下一帧的合成结果。通过该技术方案能够提高GPU系统的吞吐量并减少CPU的消耗。
  • 基于gpu直接存储器访问显示加速方法装置介质
  • [发明专利]一种基于CHI协议的多核Cache共享一致性协议构建方法-CN202310033047.7在审
  • 郭兵;王洋 - 哈尔滨理工大学
  • 2023-01-10 - 2023-09-22 - G06F15/167
  • 一种基于CHI协议的多核Cache共享一致性协议构建方法,属于多核Cache共享一致性协议领域。由于多核处理器的内核之间的数据交互愈加频繁,导致的共享Cache信息增多,为了提高缓存一致性协议的状态维护效率的问题。设计一种基于CHI协议的多核Cache共享一致性协议构建方法,包括:设计系统整体的拓扑结构,系统整体的拓扑结构包括RN0和RN1;设计HN的数据通路,HN的数据通路包括REQ通路、RSP通路、SNP和DAT通路;设计HN中Cache的组成结构;设计HN中Cache主要是设计Cache中L3Cache,包括Tag_SRAM和Data_SRAM,Tag_SRAM包含Tag位和Status位。本发明提高将Dirty的数据写到主存的写速度。实现跟踪每一个Cacheline的状态,根据CPUCore的读写操作及总线上的相应事务,更新Cacheline的状态维护Cache一致性。
  • 一种基于chi协议多核cache共享一致性构建方法
  • [发明专利]通信装置及通信方法-CN201910733383.6有效
  • 徐东卫;高兵 - 瓴盛科技有限公司
  • 2019-08-09 - 2023-09-08 - G06F15/167
  • 本发明涉及一种通信装置,包括至少一个通道单元,每个通道单元包括第一接口单元、第二接口单元、第一FIFO单元、第二FIFO单元和存储单元。第一接口单元包括第一控制寄存器,第一控制寄存器适于接收待传输数据的数量信息和位置信息。第二接口单元包括第二控制寄存器,第二控制寄存器适于接收来自第一控制寄存器的待传输数据的数量信息,且适于接收接收端为待传输数据分配的存储区域的位置信息。第一FIFO单元连接第一接口单元,且适于从第一控制寄存器获取待传输数据的数量信息和位置信息。第二FIFO单元连接第二接口单元,且适于从第二控制寄存器获取待传输数据的数量信息。存储单元连接第一FIFO单元和第二FIFO单元。
  • 通信装置方法
  • [发明专利]核间同步通信方法、装置、电子设备及存储介质-CN202310702007.7在审
  • 孔维刚;张宇浩;佘旭;吴飞 - 上海燧原科技有限公司
  • 2023-06-14 - 2023-09-05 - G06F15/167
  • 本申请实施例公开了一种核间同步通信方法、装置、电子设备及存储介质。该方法包括:在第一内核向第二内核发送目标数据条目的情况下,第一内核将目标数据条目对应的通知信息和条目识别号发送到目标entry中;目标entry按照预先配置的工作模式对发送过程进行记录,并在记录的信息达到异常触发条件时发出报错信息;消息邮箱在检测到报错信息后,将报错信息进行上报,并将上报信息存储至目标寄存器中。基于此,通过配置多种entry并由entry记录发送过程,消息邮箱检测报错信息的方式,既能实现对多种通信方式的简单配置,又能实现错误定位,无需邀请专业人士解决,降低了成本。
  • 同步通信方法装置电子设备存储介质
  • [发明专利]多核异构智能处理器及运算方法-CN202010770240.5有效
  • 请求不公布姓名 - 中国科学院计算技术研究所
  • 2020-08-03 - 2023-09-01 - G06F15/167
  • 本公开提供了一种多核异构智能处理器及运算方法,所述多核异构智能处理器包括通用处理器和/或至少一个智能处理器,所述智能处理器包括:存储单元、控制器单元和运算单元,所述存储单元存储待运算数据,所述运算方法包括:所述控制器单元接收运算指令,并解析所述运算指令得到所述运算指令对应的待运算数据的地址和运算操作;所述运算单元访问所述待运算数据的地址,获取所述待运算数据,执行所述运算操作,所述运算操作用于基于所述待运算数据在预置的表项存储子单元获取所述待运算数据对应的中间结果数据,并基于所述中间结果数据得到输出结果。可提高运算速度,降低功耗。
  • 多核智能处理器运算方法
  • [发明专利]数据传输方法及装置、数据处理装置及存储介质-CN202310572233.8在审
  • 李先彧 - 上海天数智芯半导体有限公司
  • 2023-05-19 - 2023-08-15 - G06F15/167
  • 本发明涉及芯片领域,公开了一种数据传输方法及装置、数据处理装置及存储介质。其中,数据传输方法包括:S1:将第一目标数据集中的部分数据存入任一存储空间形成第一数据子集;S2:将第一数据子集经由部分访问路径传输至外部数据处理模块,同时将第一目标数据集中的部分数据存入另一存储空间形成第二数据子集;S3:将第二数据子集经由部分访问路径传输至数据处理模块,同时将第一目标数据集中的部分数据存入另一存储空间形成新的第一数据子集;重复S2和S3,直至第一目标数据集中的数据传输完毕。本发明实施例所提供的数据传输方法及装置、数据处理装置及存储介质具有能够提升芯片获取设备内存中存储数据的效率的优点。
  • 数据传输方法装置数据处理存储介质
  • [发明专利]数据迁移方法及计算设备-CN202310279463.5在审
  • 王运富;姚爽 - 超聚变数字技术有限公司
  • 2023-03-21 - 2023-08-01 - G06F15/167
  • 本申请实施例提供一种数据迁移方法及计算设备,涉及计算设备技术领域,可以提高应用程序的内存访问性能。该方法应用于第一处理器,第一处理器为计算设备包括的多个处理器中的其中一个,多个处理器中每一个处理连接至少一个内存;第一处理器所访问的第一内存中包括待迁移数据;该方法包括:响应于数据迁移指令,从数据迁移映射表中确定第二内存;数据迁移映射表包括第一内存对应的内存集合,第一内存对应的内存集合基于各个内存的综合访问时延得到,各个内存的综合访问时延是根据第一处理器至该内存的真实访问时延,以及第一处理器至该内存的等效访问时延确定的;将待迁移数据从第一内存迁移至第二内存。本申请实施例可用于服务器优化的过程中。
  • 数据迁移方法计算设备
  • [发明专利]多核通信实现方法及装置-CN202310281271.8在审
  • 黄少锐;刘邵华 - 深圳全志在线有限公司
  • 2023-03-21 - 2023-07-21 - G06F15/167
  • 本发明公开了多核通信实现方法及装置,该方法包括:基于需要进行通信的目标数据以及目标数据对应的发送端和接收端,对预先设定的共享存储空间以及接收端执行初始化操作,以使二者满足预设的数据传输条件;在共享存储空间中确定出第一存储位置,将目标数据存储至第一存储位置,并根据第一存储位置向接收端发送通信请求,以使接收端基于通信请求对目标数据执行预设的接收处理操作。可见,本发明能够基于多核异构架构实现发送端与接收端之间的数据传输,发送端无需再等待接收到接收端的反馈信息后再发送其它数据,以减少因发送端等待接收端的反馈信息而导致其它数据延迟发送的情况发生,有利于提高数据传输效率,进而有利于提高数据通信质量。
  • 多核通信实现方法装置

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