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[发明专利]一种自调整模糊忆阻PID控制器电路设计方法-CN202211392703.4在审
发明人：毛耀;范凯伦;周倩;张兵;李志俊 -专利权人：中国科学院光电技术研究所
申请日： 2022-11-08 - 公布日： 2023-04-04 - 主分类号： G05B11/42 文献下载
摘要：本发明公开了一种自调整模糊忆阻PID控制器电路设计方法，包括步骤：搭建忆阻器等效电路；搭建模糊忆阻PID控制器电路；根据被控对象设计模糊忆阻PID控制器的参数；对获得的误差信号e进行模糊算法的规则设计，对忆阻器的参数进行整定。所述电路包括忆阻器模块、电阻、电容、运算放大器、A/D模块、D/A模块，模糊算法模块。本发明针对传统模拟PID控制器参数调节困难的缺点，引入了忆阻器模块，设计了忆阻PID控制器电路，同时引用模糊算法对忆阻阻值进行调节，实现了忆阻PID控制器参数的自调整。该自调整模糊忆阻PID控制器电路结构简单，参数可自调整，提高了系统应对环境变化以及被控对象变化的不确定性能力，实现了更好的跟踪特性。
一种调整模糊 pid 控制器电路设计方法

[发明专利]一种三维忆阻器状态逻辑电路及或非逻辑实现方法-CN202011447242.7有效
发明人：马德胜;许诺;方粮 -专利权人：中国人民解放军国防科技大学
申请日： 2020-12-09 - 公布日： 2022-04-15 - 主分类号： G11C13/00 文献下载
摘要：本发明公开了一种三维忆阻器状态逻辑电路及或非逻辑实现方法，目的是解决阵列面积开销、中层间信息无法流动的问题。三维忆阻器状态逻辑电路由六个忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极与CN相连，第二、第四、第六忆阻器的底电极与CN相连，串联电阻的一端与CN实现或非逻辑的方法是先确定输入忆阻器，对忆阻器进行初始化，然后确定输出忆阻器，采用三维忆阻器状态逻辑实现“或非”NOR逻辑。本发明逻辑输入和输出信息可以存储于相邻两层忆阻器阵列中，实现了层间的信息流动，节省了完成逻辑计算需要的面积开销。
一种三维忆阻器状态逻辑电路逻辑实现方法

[发明专利]一种独立写入遗忘忆阻桥突触及其权值设置方法、系统-CN202211067911.7在审
发明人：李传东;陈玲;黄军建;黄廷文 -专利权人：西南大学
申请日： 2022-08-31 - 公布日： 2022-12-06 - 主分类号： G06N3/063 文献下载
摘要：本发明提出了一种独立写入遗忘忆阻桥突触及其权值设置方法、系统。其中，独立写入遗忘忆阻桥突触包括以桥式电路连接的4个遗忘忆阻器，每个遗忘忆阻器分别并联一个用于单独对该遗忘忆阻器的长时记忆电阻、短时记忆电阻设置的信号源。该独立写入遗忘忆阻桥突触的四个遗忘忆阻器具有各自独立的写入信号源，基于电流源的设置可对遗忘忆阻器的长短时记忆电阻进行独立写入，特别适用于小规模的应用。
一种独立写入遗忘忆阻桥突触及其设置方法系统

[发明专利]基于忆阻器和薄膜晶体管的柔性存储器及多阻态的实现-CN201210587179.6无效
发明人：刘力锋;后羿;李悦;于迪;陈冰;高滨;韩德栋;王漪;康晋锋;张兴 -专利权人：北京大学
申请日： 2012-12-28 - 公布日： 2013-04-03 - 主分类号： H01L45/00 文献下载
摘要：本发明公开了基于忆阻器和薄膜晶体管的柔性存储器及多阻态的实现，该柔性存储器包括串联的薄膜晶体管和忆阻器，薄膜晶体管的衬底为柔性衬底。该方法包括如下步骤：在忆阻器件的RESET过程中，对忆阻器件施加栅压，同时在薄膜晶体管的源端施加正偏压，并将忆阻器件的顶电极接地，使忆阻器件反偏进入最高阻态；将栅压依次减小，减小栅压的过程中始终将所述薄膜晶体管的源端接地，使得忆阻器件的顶电极正偏，进入忆阻器件的SET过程得到不同的阻值。本发明通过薄膜晶体管和忆阻器串联方式，解决了忆阻器的多级电阻态控制问题，同时，利用薄膜晶体管的低温工艺特点，可以使基于忆阻器和薄膜晶体管的存储器应用到柔性电子存储电路中。
基于忆阻器薄膜晶体管柔性存储器多阻态实现

[发明专利]基于忆阻器阵列的数据处理方法及装置-CN202111404527.7有效
发明人：唐建石;刘正午;赵涵;高滨;吴华强;钱鹤 -专利权人：清华大学
申请日： 2021-11-24 - 公布日： 2023-05-09 - 主分类号： G11C13/00 文献下载
摘要：一种基于忆阻器阵列的数据处理方法及数据处理装置，用于线性运算算法。该数据处理方法包括：获取算法参数；由算法参数确定在忆阻器阵列中对应的忆阻器的映射电导值；基于映射电导值确定映射电导区间；将映射电导值写入到忆阻器阵列中对应的忆阻器中且使得对应的忆阻器落入映射电导区间内，得到映射后的忆阻器阵列。该数据处理方法可以解决量化映射方案引入量化误差而不适用于线性运算算法的问题，从而可以提高忆阻器电导映射的精度，提高忆阻器存算一体系统的运算精度。
基于忆阻器阵列数据处理方法装置

[发明专利]一种忆阻忆容混沌电路系统的构造方法-CN201911317465.9在审
发明人：陈啸 -专利权人：宁波海特技术转移有限公司
申请日： 2019-12-19 - 公布日： 2020-04-10 - 主分类号： H04L9/00 文献下载
摘要：本发明是一种忆阻忆容混沌电路系统的构造方法。所述方法为确定忆阻器和忆容器的数学模型，然后利用忆阻器模型，忆容器模型和一个电感器，构建得到最终的新型最简忆阻忆容混沌电路，并利用数字信号处理技术，设计数字电路作为混沌序列发生器。本发明构造的新新型最简忆阻忆容混沌系统的动力学特性十分丰富，包括存在多种混沌吸引子，状态转移，混沌退化和多吸引子共存等复杂现象。新型最简忆阻忆容混沌系统是只有三个电路元件的最简并联电路，所以该系统会更易于硬件实现。
一种忆阻忆容混沌电路系统构造方法

[实用新型]一种分段线性磁控忆阻器的模拟等效电路-CN201620715636.9有效
发明人：潘丰;高敏 -专利权人：江南大学
申请日： 2016-07-07 - 公布日： 2016-12-14 - 主分类号： G11C13/00 文献下载
摘要：本实用新型涉及一种分段线性磁控忆阻器的模拟等效电路，电路由跟随器、反相器、反相积分器、窗口比较器、压控开关和负阻抗转换器串联构成；运放U1构成跟随器，主要起隔离作用，U2构成反相器，U3为反相积分器实现对忆阻器端口电压的积分，反相积分器的输出v3out对应忆阻器的内部状态控制变量φ(t)；运放U4和U5构成窗口比较器，其输出电平控制压控开关S的通断；运放U6及外围电阻构成负阻抗转换电路。当v3out≤1时，窗口比较器的输出为低电平，压控开关处于断开状态，此时忆阻器的电导为‑1/Ra，当v3out＞1时，窗口比较器输出为高电平，压控开关处于导通状态，此时忆阻器对应的电导为(‑1/Ra+1
一种分段线性磁控忆阻器模拟等效电路

[发明专利]非易失性CMOS忆阻器及其构成的可重构阵列架构-CN202110254589.8在审
发明人：王春华;邓全利;徐聪;洪庆辉;孙晶茹 -专利权人：湖南大学
申请日： 2021-03-09 - 公布日： 2021-06-29 - 主分类号： H03K3/3562 文献下载
摘要：本发明公开了一种CMOS差分输入电流传输跨导放大器电路(VDCCTA)，以及基于VDCCTA构成的忆阻器电路和由忆阻器构成的可重构交叉阵列。由所提出的VDCCTA电路构成的接地型和浮地型忆阻器具有非易失的特性，可以用于多种忆阻器的应用电路(忆阻器神经网络电路，忆阻器混沌电路等)。为解决普遍存在于由忆阻器构成阵列电路中的漏电路径问题，本发明提出了由行列双开关控制的2S1R忆阻器可重构阵列。提出的忆阻器电路及忆阻器可重构阵列电路结构灵活应用领域广泛。
非易失性 cmos 忆阻器及其构成可重构阵列架构

[发明专利]忆阻器单元及存储器阵列的操作方法、装置-CN202111279391.1在审
发明人：黄鹏;冯玉林;刘力锋;刘晓彦;康晋锋 -专利权人：北京大学
申请日： 2021-10-29 - 公布日： 2022-01-25 - 主分类号： G11C16/10 文献下载
摘要：本公开提供了一种忆阻器单元及存储器阵列的操作方法、装置。其中，该忆阻器单元的操作方法包括：确定忆阻器单元的设定目标电导态的电导范围；根据电导范围和忆阻器单元的初始电导态，对忆阻器单元执行第一编程操作，使得忆阻器单元的第一当前电导态满足电导范围；以及根据第一当前电导态和设定目标电导态的误差范围，对忆阻器单元执行第二编程操作，使得忆阻器单元的第二当前电导态满足误差范围。因此，通过两步编程操作实现忆阻器单元及其存储器阵列的编程操作，可在存储器阵列中实现针对每个忆阻器单元的并行编程操作，有效提升了编程速度，同时兼顾编程精度，降低了编程脉冲的消耗。
忆阻器单元存储器阵列操作方法装置

[发明专利]一种具有同构调幅功能的三角波忆阻保守信号发生器-CN202211374810.4在审
发明人：杜传红;刘立才;张正平;余世星 -专利权人：贵州大学;安顺学院
申请日： 2022-11-04 - 公布日： 2023-03-07 - 主分类号： H04L9/00 文献下载
摘要：本发明涉及一种具有同构调幅功能的三角波忆阻保守信号发生器，包括：建立保守忆阻系统数学模型，基于所述保守忆阻系统数学模型，构建三角波忆阻保守信号发生器；所述三角波忆阻保守信号发生器包括：荷控忆阻器M(Vz)；构建所述荷控忆阻器M(Vz)的数学模型，并基于所述荷控忆阻器M(Vz)的数学模型，设计所述荷控忆阻器M(Vz)的等效电路。本发明设计一个由三角波函数构成的新型荷控忆阻器模型和由其构成的保守混沌系统及其信号发生电路，更改系统初始值，且电路具有同构调幅功能。
一种具有同构调幅功能三角波忆阻保守信号发生器

[发明专利]一种基于Chua电路的异构磁控忆阻器模型的电路设计方法-CN201710255065.4有效
发明人：张小红;万丽娟;钟小勇 -专利权人：江西理工大学
申请日： 2017-04-19 - 公布日： 2020-06-26 - 主分类号： G06F30/367 文献下载
摘要：一种基于Chua电路的异构磁控忆阻器模型的电路设计方法，(1)构建两个具有光滑三次非线性特性的异构磁控忆阻器模型；(2)分析(1)异构忆阻Chua系统混沌特性，验证其是否具有忆阻器本质特征；(3)结合(1)两个忆阻器模型，在经典三阶Chua电路上构建一个五阶异构磁控忆阻电路模型；(4)采用Multisim软件对(3)进行电路仿真，并与(2)数值计算进行比较，验证所设计的异构磁控忆阻器模型的正确性及忆阻可靠性本发明通过数值仿真和电路验证，忆阻模型均具有斜“8”字形的类紧磁滞回线的伏安特性曲线，同时验证了新构建的双异构忆阻Chua电路能够产生混沌行为，具有复杂的非线性动力学特性。
一种基于 chua 电路异构磁控忆阻器模型电路设计方法

[发明专利]一种基于忆阻网络的残差神经网络模型及其应用方法-CN201911228365.9有效
发明人：于永斌;汤亦凡;邓权芯;戚敏惠;买峰;唐浩文;尼玛扎西 -专利权人：电子科技大学
申请日： 2019-12-04 - 公布日： 2022-11-08 - 主分类号： G06N3/063 文献下载
摘要：本发明提供了一种基于忆阻网络的残差神经网络模型及其应用方法，基于忆阻器构建的忆阻网络结构，能够进行大规模并行处理，同时拥有巨大的存储量。忆阻器可通过调节两端的施加电压，灵活地改变其阻值状态，从而实现突触可塑性。基于忆阻器的忆阻网络具有功耗低，速度快和模块化等优势，可根据开发者的需求构建多种神经网络。由忆阻器所搭建的忆阻网络作为残差神经网络的硬件支撑，在此基础之上构建残差神经网络模型，进而实现残差神经网络模型的训练、测试等功能，通过在忆阻器两边施加电压控制忆阻器的阻值，从而实现残差神经网络模型中各种所需算术运算
一种基于网络神经网络模型及其应用方法

[发明专利]基于忆阻器阵列的数据处理方法、电子装置-CN202110426351.9有效
发明人：吴华强;刘正午;唐建石;高滨;钱鹤 -专利权人：清华大学
申请日： 2021-04-20 - 公布日： 2023-04-28 - 主分类号： G11C13/00 文献下载
摘要：一种基于忆阻器阵列的数据处理方法、电子装置。该基于忆阻器阵列的数据处理方法包括：获取多个第一模拟信号；设置忆阻器阵列，将对应于卷积处理的卷积参数矩阵的数据写入忆阻器阵列；将多个第一模拟信号分别输入设置后的忆阻器阵列的多个列信号输入端，控制忆阻器阵列操作以对多个模拟信号进行卷积处理，在忆阻器阵列的多个行信号输出端分别得到执行卷积处理后的多个第二模拟信号。该基于忆阻器阵列的数据处理方法通过将卷积参数矩阵多次映射于忆阻器阵列中不同的多个忆阻器子阵列，实现一次计算即可得到卷积处理操作的所有结果，大大减少了移位所需的时间，降低了功耗，提高了计算速度。
基于忆阻器阵列数据处理方法电子装置

[实用新型]一种基于数字电位器的忆阻器仿真器电路-CN201521068678.X有效
发明人：王光义;袁方;王晋;彭存建;张祥 -专利权人：杭州电子科技大学
申请日： 2015-12-18 - 公布日： 2016-05-25 - 主分类号： H03K19/00 文献下载
摘要：本实用新型公开了一种基于数字电位器的忆阻器仿真器电路。本实用新型根据HP实验室TiO2忆阻器的数学模型，对数学模型进行离散分析，获得了忆阻器数学模型的离散模型，根据所得出的离散数学模型，利用控制电路和数字电位器实现惠普实验室忆阻器模型。本实用新型提供的忆阻器仿真器包括数字电位器、高品质的仪表差分放大器、单片机。在无法获得纳米尺度单个孤立忆阻器器件的情况下，本实用新型提供的忆阻器仿真器可代替实际TiO2忆阻器进行忆阻器相关电路的设计与实验，也可用于其他需要忆阻器的领域。
一种基于数字电位器忆阻器仿真器电路

[发明专利]一种带异步置位复位的CMOS混合型SR忆阻锁存器电路-CN202110390108.6有效
发明人：林弥;陈俊杰;王旭亮;罗文瑶;韩琪 -专利权人：杭州电子科技大学
申请日： 2021-04-12 - 公布日： 2022-05-03 - 主分类号： H03K19/003 文献下载
摘要：本发明公开了一种带异步置位复位的CMOS混合型SR忆阻锁存器电路，包括二个模块：SR忆阻锁存器模块以及忆阻异步置位复位功能模块。1、第一反相器N1和第二反相器N2以及第一电阻R1；忆阻异步置位复位功能模块包括第二忆阻器M2、第三忆阻器M3、第四忆阻器M4、第五忆阻器M5以及第三反相器N3；SR忆阻锁存器模块由忆阻器与CMOS混合构成，电路具有非易失性。忆阻异步置位复位功能模块由忆阻器构成的与门和或门构建而成，利用忆阻逻辑门电路最大化简化电路结构从而减少元器件数量。
一种异步复位 cmos 混合 sr 忆阻锁存器电路