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- [发明专利]相位延迟膜及立体显示装置-CN201710062966.1在审
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陆小松
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宁波视睿迪光电有限公司
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2017-01-24
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2017-05-24
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G02B5/30
- 本发明提供了一种相位延迟膜及立体显示装置，属于显示技术领域。该相位延迟膜包括第一基板、第一偏光片以及夹设于第一基板与第一偏光片之间的相位选择层。相位选择层包括多个延迟区域和多个非延迟区域，每个延迟区域和每个非延迟区域交错设置。延迟区域包括全延迟区域，透过第一基板进入全延迟区域的光束，在全延迟区域中发生相位延迟并满足第一预设条件。透过第一基板进入非延迟区域的光束，在非延迟区域中不发生相位延迟。第一偏光片的偏振方向与透过第一基板的光束的偏振方向垂直或平行。有效地解决了现有液晶狭缝光栅应用于较大尺寸的立体显示装置时，由于条形电极的不同位置处有较大的信号延迟，导致出现明暗不均现象的问题。
- 相位延迟立体显示装置
- [发明专利]一种多相时钟发生电路-CN201410080877.6有效
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陈丹凤
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上海华虹宏力半导体制造有限公司
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2014-03-06
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2014-06-04
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H03K3/02
- 本发明涉及一种多相时钟发生电路，该电路包括：输入节点、N个第一延迟单元及N个输出节点，N为大于或等于2的正整数；第一个第一延迟单元的第一延迟输入端连接至所述输入节点，第一延迟输出端连接至第一个输出节点；第二至第N-1个第一延迟单元的第一延迟输入端连接至上一个第一延迟单元的第一延迟输出端，第一延迟输出端分别连接至下一个第一延迟单元的第一延迟输入端及其对应序号的输出节点，第N个第一延迟单元的第一延迟输出端连接至第N个输出节点；所述第一延迟控制端连接至延迟调制信号；所述输出节点适于输出一路相应的相移时钟信号。
- 一种多相时钟发生电路
- [实用新型]一种用于模具的二次延迟顶出装置-CN202021304056.3有效
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孟仕春;刘红灯
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深圳市科梦精密模具有限公司
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2020-07-03
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2021-03-23
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B29C45/40
- 本实用新型公开了一种用于模具的二次延迟顶出装置，其包括：延迟槽,所述延迟槽设置在下模板上，位于下模腔下方；延迟顶针,所述延迟顶针设置在所述延迟槽内,所述延迟顶针顶端插入下模腔,所述延迟顶针上套设有弹簧,所述弹簧分别对所述延迟顶针和下模腔有一个弹力；第一顶针,所述第一顶针底端固定在顶针板上,顶端插入下模腔内顶着产品；以及第二顶针,所述第二顶针底端固定在顶针板上,顶端位于所述延迟顶针下方,且与所述延迟顶针底端之间有一个延迟空间，所述第二顶针能够进入所述延迟槽，并顶着所述延迟顶针向上运动。采用上述设计，使得本实用新型能够实现二次顶出和延迟顶出，不会对产品造成伤害，且本实用新型结构简单，造价低廉。
- 一种用于模具二次延迟装置
- [发明专利]一种基于延迟链复用的PUFs电路-CN201410491126.3有效
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张跃军;汪鹏君;李建瑞;李刚
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宁波大学
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2014-09-23
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2017-01-11
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G05B19/04
- 本发明公开了一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，传输延迟电路中设置有两条完全对称的信号传输延迟通路，n个传输延迟电路具有2n条信号传输延迟通路，每条信号传输延迟通路的信号输出端输出一个延迟信号，PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥；优点是实现信号传输延迟通路的最大化复用，提高了电路的利用率，降低了电路成本。
- 一种基于延迟链复用pufs电路
- [发明专利]信号延迟装置和方法-CN201110048137.0有效
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李文佳;高同海;文敢
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爱立信(中国)通信有限公司
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2011-02-24
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2012-08-29
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H04L7/08
- 公开了一种信号延迟装置和方法，信号延迟装置能够将输入信号延迟预定时段，包括：第一同步电路，获得参考时钟同步后的输入信号，作为相对于输入信号被延迟了第一时段的第一同步信号；计算电路，确定第一时段，并根据预定时段和第一时段计算第二和第三时段；第一延迟电路，将第一同步信号延迟第二时段，并输出第一延迟信号；以及第二延迟电路，将第一延迟信号延迟第三时段，获得将输入信号迟延预定时段后的信号。根据本发明，可以结合延迟尺度较大的基于时钟周期的延迟电路和延迟尺度较小的延迟链的优点，同时达到较高的延迟时间精度和较低的实现成本。此外还提出了在延迟过程中对本地参考时钟的校正，进一步提高了精度。
- 信号延迟装置方法
- [发明专利]测试装置-CN200480011917.6有效
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根岸利幸
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爱德万测试株式会社
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2004-05-13
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2006-06-07
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G01R31/28
- 一种测试装置，其波形成形部包括：使用于控制测试信号的第1变化点的时序的置位信号进行延迟的第1a延迟电路；使用于控制根据由第1a延迟电路被延迟的置位信号进行变化的测试信号的第2变化点时序的复位信号进行延迟的第1b延迟电路；使用于控制测试信号的第3变化点时序的置位信号进行延迟的第2a延迟电路；使用于控制根据由第2a延迟电路被延迟的置位信号进行变化的测试信号的第4变化点的时序的复位信号进行延迟的第2b延迟电路；使用于控制对驱动器的启动信号的第1变化点的时序的置位信号进行延迟的第3a延迟电路；使用于控制周期基准信号的设定周期中的，对驱动器的启动信号的第2变化点的时序的复位信号进行延迟的第3b延迟电路。
- 测试装置
- [发明专利]集成电路内的数据保持锁存器提供-CN200480007397.1有效
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T·M·奥斯丁;D·T·布劳夫;T·N·马奇;K·弗劳特纳
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ARM有限公司;密执安大学
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2004-03-17
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2006-04-19
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G06F1/32
- 所述处理级中至少一个具有可用于对至少一个处理级输入值执行处理操作以产生处理逻辑输出信号的处理逻辑；以及低功率模式控制器，可用于控制所述集成电路在所述集成电路执行所述处理操作的工作模式与所述集成电路保持信号值但不执行所述处理操作的待机模式之间转换；其中所述处理级中所述至少一个具有：不延迟锁存器，可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值；以及延迟锁存器，可用于在所述工作模式期间在延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值，所述延迟捕捉时间迟于所述不延迟捕捉时间，所述不延迟值在所述延迟捕捉时间之前作为处理级输入值传递给后续处理级，以及所述不延迟值与所述延迟值之间的差异表明所述处理操作在所述不延迟捕捉时间未完成；所述延迟锁存器可用于在所述待机模式期间在所述不延迟锁存器断电及丢失所述不延迟值时保持所述延迟值；以及所述延迟锁存器制作成具有低功耗
- 集成电路数据保持锁存器提供
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