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[发明专利]固定频率时钟源的时钟频率调制的方法-CN201310752915.3在审
发明人：汤姆·J·韦伯 -专利权人：辉达公司
申请日： 2013-12-31 - 公布日： 2014-08-06 - 主分类号： G06F1/04 文献下载
摘要：公开了固定频率时钟源的时钟频率调制的方法。提供了用于调制时钟源的输入时钟信号的方法。在一个示例中，经调制时钟设备从时钟源接收输入时钟信号，将数字延迟设备的序列应用到输入时钟信号以生成输入时钟信号的一个或多个经延迟相位，发送输入时钟信号和输入时钟信号的一个或多个经延迟相位到输出相位多路复用器，从输入时钟信号和输入时钟信号的一个或多个经延迟相位当中选择输入时钟信号的适当相位，基于输入时钟信号的适当相位生成输出时钟信号。
固定频率时钟调制方法

[发明专利]在存在抖动时钟源时使时钟发生器同步的方法和装置-CN200580015218.3有效
发明人：格布里尔·阿尔佛雷德·艾德 -专利权人：汤姆逊许可证公司
申请日： 2005-05-05 - 公布日： 2007-04-25 - 主分类号： H03K3/00 文献下载
摘要：在用于生成多个输出时钟信号的时钟发生器中，提供了一种用于在存在从PLL提供给时钟发生器的抖动输入时钟时，将时钟发生器同步到输入参考时钟的装置和方法。时钟发生器和PLL每个都具有比率相同的除法器。同步器接收输入参考时钟和抖动输入时钟，以及从输入参考时钟和抖动输入时钟生成相对于抖动输入时钟的同步输入时钟信号。状态机接收同步输入时钟信号和抖动输入时钟，使用抖动输入时钟来与同步输入时钟信号同步，并且当抖动输入时钟具有最大到预定最大数量的时钟宽度的抖动时禁止重同步操作。
存在抖动时钟源时使时钟发生器同步方法装置

[发明专利]时钟延迟方法、装置、延迟锁相环及数字时钟管理单元-CN201410835917.3有效
发明人：包朝伟;崔社涛;姚韡荣;王佩宁 -专利权人：浙江大学;深圳市国微电子有限公司
申请日： 2014-12-26 - 公布日： 2018-09-18 - 主分类号： H03L7/08 文献下载
摘要：本发明公开时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，时钟延迟方法包括：步骤一、通过延迟线将输入时钟延迟Ti，得到输出时钟；步骤二、比较输入时钟和输出时钟，若输入时钟滞后于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ti+Tx)/2，若输入时钟超前于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ty+Ti)/2；直到输入时钟和输出时钟对齐，输出与输入时钟对齐的输出时钟。本发明通过以上技术方案，采用的是二分式逐次逼近的方式来实现对齐，最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。
输出时钟输入时钟输入时钟延迟时钟延迟对齐延迟线延迟锁相环管理单元数字时钟时钟周期芯片系统逐次逼近二分式锁定超前输出滞后

[发明专利]接脚共用电路-CN201110103930.6无效
发明人：刘智民;米塔艾民 -专利权人：英属开曼群岛商恒景科技股份有限公司
申请日： 2011-04-21 - 公布日： 2012-10-24 - 主分类号： H04N5/374 文献下载
摘要：本发明公开了一种接脚共用电路，接口电路耦接于接脚，当输入时钟为致能时，该接口电路输出输入时钟，当输入时钟为非致能时，该接口电路输出致能的电源关闭信号。核心电路耦接至接口电路，接收输入时钟或电源关闭信号。因此，输入时钟与该电源关闭信号可共用一接脚。在另一实施例中，相位调整电路接收输入时钟以产生输出时钟。因此，输入时钟与输出时钟可共用一接脚。
共用电路

[发明专利]正交时钟发生装置和通信系统发送器-CN201711025486.4有效
发明人：黄柏钧;洪兆庆;薛育理;陈邦宁 -专利权人：联发科技股份有限公司
申请日： 2017-10-27 - 公布日： 2021-06-29 - 主分类号： H03K5/135 文献下载
摘要：本发明提供了一种正交时钟信号发生装置和通信系统发送器。所述正交时钟发生装置与产生输入时钟信号和反向输入时钟信号的本地振荡器耦接，包括小数分频电路和正交信号发生电路。小数分频电路用于接收输入时钟信号和反向输入时钟信号，根据小数分频参数对输入时钟信号和反向输入时钟信号执行频率划分，产生分频时钟信号。正交信号发生电路与小数分频电路和本地振荡器耦接，接收输入时钟信号、反向输入时钟信号和分频时钟信号，以产生多个正交时钟信号。通过本发明可以产生具有正交相位的多个正交时钟信号，并且实现低功率消耗。
正交时钟发生装置通信系统发送

[发明专利]数字PLL装置-CN200880000644.3有效
发明人：加藤秀司 -专利权人：松下电器产业株式会社
申请日： 2008-07-08 - 公布日： 2009-09-23 - 主分类号： H03L7/08 文献下载
摘要：输入时钟分频单元(5)将输入时钟进行分频，输入时钟倍频单元(6)使输入时钟进行倍频。工作时钟选择单元(7)根据频率检测单元(8)的频率检测结果来选择输入时钟为高速时被分频后的时钟或输入时钟为低速时被倍频后的时钟作为工作时钟而输出到相位比较单元(2)。相位比较单元(2)以分频或倍频后的时钟进行工作，控制振荡单元(3)以使得基准信号与比较信号的相位差变为零，并使输出时钟进行跟踪。
数字 pll 装置

[发明专利]时钟转换方法、装置、电路及集成电路-CN201610042122.6有效
发明人：冯坚 -专利权人：深圳市紫光同创电子有限公司
申请日： 2016-01-21 - 公布日： 2018-09-07 - 主分类号： H03K5/01 文献下载
摘要：本发明提供了一种时钟转换方法、装置、电路及集成电路，该方法包括：接收时钟转换信号；检测与当前输出时钟对应的第一输入时钟的电位属性，并保持输出时钟的电位属性不变；检测与目标输出时钟对应的第二输入时钟的电位属性，当第二输入时钟的电位属性与输出时钟的电位属性相同时，输出第二输入时钟。通过本发明的实施，在接收到时钟转换信号后，并非直接进行输入时钟的切换，而是检测输入时钟的电位属性，以当前输出时钟的当前电位属性持续输出，在检测到目标输出时钟对应的输入时钟出现相同的电位属性时，进行输入时钟的切换，这样，输出时钟在切换过程中，电位属性不会发生变化，可有效消除时钟转换时产生的不必要的毛刺。
时钟转换方法装置电路集成电路

[发明专利]时钟倍频器-CN202010810514.9有效
发明人：郑元博;张宝树 -专利权人：新唐科技股份有限公司
申请日： 2020-08-13 - 公布日： 2023-05-05 - 主分类号： H03L7/085 文献下载
摘要：本发明提供了一种时钟倍频器。时钟倍频器包括延迟线、输出时钟发生器以及延迟控制器。延迟线接收输入时钟，并且依据多比特的选择信号群对输入时钟进行延迟以提供多个延迟时钟以及反馈时钟。输出时钟发生器对输入时钟以及部分的所述多个延迟时钟进行逻辑运算以产生输出时钟。输出时钟的频率是输入时钟的频率的整数倍。延迟控制器依据输入时钟以及反馈时钟之间的时序延迟调整选择信号群，藉以使反馈时钟的转变点逼近输入时钟的转变点。
时钟倍频器

[发明专利]一种延迟锁相环防止错锁的电路及方法-CN201410521479.3有效
发明人：亚历山大 -专利权人：西安紫光国芯半导体有限公司
申请日： 2014-09-30 - 公布日： 2018-10-19 - 主分类号： H03L7/08 文献下载
摘要：本发明一种延迟锁相环防止错锁的电路包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经分频的输入时钟和反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。本发明所述方法将DLL鉴相器中移位寄存器接入的输入时钟和反馈时钟分别进行分频处理，原时钟信号的频率是分频后的输入时钟和反馈时钟频率的两倍；通过DLL逻辑控制电路控制输入时钟的上升沿和反馈时钟的上升沿对齐
一种延迟锁相环防止电路方法

[发明专利]多通道传输装置-CN202010277869.6有效
发明人：陈彦中;张家祥;杜玟珑 -专利权人：创意电子股份有限公司;台湾积体电路制造股份有限公司
申请日： 2020-04-10 - 公布日： 2022-10-04 - 主分类号： H04J3/06 文献下载
摘要：多通道传输装置包括时钟产生器和多个发送器。时钟产生器产生输入时钟。发送器分别基于展频时钟操作。发送器中的每一个包括相位旋转器。相位旋转器提供多个位的选择信号和内插信号。相位旋转器根据选择信号选择输入时钟中的两个作为第一选定输入时钟和第二选定输入时钟，且根据内插信号、第一选定输入时钟以及第二选定输入时钟产生展频时钟。
通道传输装置

[发明专利]一种时钟跟踪方法、系统和网元-CN201210319108.8有效
发明人：邓翰;艾小平;唐永华;周小利 -专利权人：华为技术有限公司
申请日： 2012-08-31 - 公布日： 2012-12-19 - 主分类号： H04J3/06 文献下载
摘要：本发明涉及网络通信领域，具体公开了一种时钟跟踪方法，包括：按优先级由高至低依次选取外部输入时钟源进行频偏检测；若所选取的外部输入时钟源的频偏超出基准源频偏检测范围，将所选取的外部输入时钟源的频偏错误计数加一；若所选取的外部输入时钟源的频偏错误计数加一后大于频偏门限值，确定所选取的外部输入时钟源产生频偏故障，将所选取的外部输入时钟源置为不可用；若所选取的外部输入时钟源不可用且是本网元当前的时钟跟踪源，将本网元的时钟跟踪源切换为优先级最高的可用外部输入时钟源；若本网元上已无可用外部输入时钟源，将本网元的时钟跟踪源切换为本网元的内部时钟源。本发明实施例还公开了一种时钟跟踪系统和网元。
一种时钟跟踪方法系统

[发明专利]为在上升沿进行操作的系统产生时钟的方法-CN201510009541.5在审
发明人：李志健 -专利权人： LS产电株式会社
申请日： 2015-01-08 - 公布日： 2015-07-29 - 主分类号： H03L7/08 文献下载
摘要：提供了一种为在上升沿进行操作的系统产生时钟的方法。提供了一种转换输入时钟以产生输出时钟并给某个系统提供所述输出时钟的方法。所述方法包括：设置期望的输出时钟值和变量值并判定输入时钟是否为上升沿；当输入时钟是上升沿时，将输出时钟值加到变量值上以提供计算值；比较计算值和输入时钟值；以及作为比较的结果，当计算值等于或大于输入时钟值时，将输出时钟输出为逻辑状态“1”并将通过从计算值减去输入时钟值所得到的值设定为变量值。
上升进行操作系统产生时钟方法

[发明专利]一种时间戳鉴相的方法及设备-CN202010432070.X在审
发明人：许文;管晓权;田永和;刘长羽;叶泂涛;闫波 -专利权人：浙江赛思电子科技有限公司
申请日： 2020-05-20 - 公布日： 2020-09-15 - 主分类号： H03L7/08 文献下载
摘要：本申请的目的是提供一种时间戳鉴相的方法及设备，本申请通过将振荡电路输出的系统时钟作为鉴相器内时间数字转换器的输入时钟；对所述输入时钟打上时间戳，根据所述时间戳确定本地时钟与所述输入时钟的相位差；根据所述相位差调整所述振荡电路输出系统时钟的频率，根据调整后的输出系统时钟的频率调整所述数字转换器的输入时钟。保证了本地时钟和输入时钟的频率稳定，从而减少输入时钟的误差，提高鉴相精确度并大大降低了成本。
一种时间戳鉴相方法设备

[发明专利]故障保持操作中维持低抖动低温度漂移时钟的系统和方法-CN201711108021.5有效
发明人：皮德义;刘昌;刘金亮 -专利权人：新港海岸（北京）科技有限公司
申请日： 2017-11-10 - 公布日： 2023-09-19 - 主分类号： H03L7/08 文献下载
摘要：本发明公开了一种基于锁相回路的时钟单元。示范性时钟单元包括PLL、用以提供低抖动输入时钟的低抖动XO和用以提供低温度漂移时钟的低成本TCXO。时钟单元额外包括故障保持模块，故障保持模块耦合到PLL且用于：接收低抖动输入时钟和参考输入时钟；记录正常操作模式期间低抖动输入时钟与参考输入时钟之间的关系；以及在故障保持操作模式期间，在参考输入时钟不可用时此时钟单元额外包括：统计模块，用以计算低抖动输入时钟与低温度漂移时钟之间的关系；以及控制模块，用以基于所确定关系动态地调整故障保持模块的输出，以使得时钟单元的输出时钟维持低抖动和低温度漂移特性。
故障保持操作维持抖动温度漂移时钟系统方法

[实用新型]基于锁相回路的时钟产生电路以及锁相回路电路-CN201721496552.1有效
发明人：皮德义;刘昌;刘金亮 -专利权人：新港海岸（北京）科技有限公司
申请日： 2017-11-10 - 公布日： 2018-08-03 - 主分类号： H03L7/08 文献下载
摘要：本实用新型公开了一种基于锁相回路的时钟产生电路以及锁相回路电路。示范性时钟产生电路包括PLL、用以提供低抖动输入时钟的低抖动XO和用以提供低温度漂移时钟的低成本TCXO。时钟单元额外包括故障保持模块，故障保持模块耦合到PLL且用于：接收低抖动输入时钟和参考输入时钟；记录正常操作模式期间低抖动输入时钟与参考输入时钟之间的关系；以及在故障保持操作模式期间，在参考输入时钟不可用时此时钟单元额外包括：统计模块，用以计算低抖动输入时钟与低温度漂移时钟之间的关系；以及控制模块，用以基于所确定关系动态地调整故障保持模块的输出，以使得时钟单元的输出时钟维持低抖动和低温度漂移特性。
低抖动故障保持输入时钟参考输入时钟时钟产生电路温度漂移锁相回路电路时钟单元锁相回路正常操作模式本实用新型操作模式关系动态控制模块控制信号模块耦合输出时钟统计模块输出不可用低成本记录

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