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[发明专利]浮点数据类型转换方法、装置、存储介质及计算机设备-CN201811359551.1有效
发明人：刘泽权 -专利权人：珠海市杰理科技股份有限公司
申请日： 2018-11-15 - 公布日： 2021-03-19 - 主分类号： G06F7/483 文献下载
摘要：本申请涉及一种浮点数据类型转换方法、装置、存储介质及计算机设备，获取待转换浮点数据的类型转换信息，并根据类型转换信息确定对应的浮点数据类型转换指令；获取浮点数据类型转换指令对应的预设指令执行方式，预设指令执行方式包括硬浮点及软浮点；通过预设指令执行方式执行浮点数据类型转换指令，以对待转换浮点数据进行类型转换处理。浮点数据类型转换指令的预设指令执行方式包括硬浮点及软浮点，即通过硬浮点与软浮点相结合来实现浮点数据的类型转换处理，从而可以起到减少硬件面积、提高浮点数据类型转换效率的目的，且能降低硬件设计难度以及硬件维护难度
浮点数据类型转换方法装置存储介质计算机设备

[发明专利]随机生成指令序列的方法和处理单元-CN202011311350.1在审
发明人：刘志伟 -专利权人：阿里巴巴集团控股有限公司
申请日： 2020-11-20 - 公布日： 2022-05-20 - 主分类号： G06F9/30 文献下载
摘要：提供一种随机生成指令序列的方法和处理单元。所述方法包括：将待测处理单元的浮点寄存器分成多个组，所述多个组分别对应于由待测处理单元的指令集支持的多个浮点类型；按照所属组对应的浮点类型使用随机值初始化每个浮点寄存器；生成指令序列，其中，在生成浮点指令时，根据浮点指令规定的操作数的浮点类型从多个组中的特定组或特定组集合内选择浮点寄存器作为浮点指令的操作数。本公开实施例在生成浮点指令时，根据规定的浮点类型从特定组或特定组集合内选择浮点寄存器作为浮点指令的操作数，这样能够保证生成的浮点指令在被待测处理单元执行时不会产生NaN，从而保证指令随机测试的正确性。
随机生成指令序列方法处理单元

[发明专利]微处理器浮点单元的随机验证方法及系统-CN200910077761.6有效
发明人：郭崎;沈海华;王玲 -专利权人：中国科学院计算技术研究所
申请日： 2009-02-16 - 公布日： 2009-08-26 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及微处理器浮点单元的随机验证方法和系统，方法包括：步骤1，配置指令模板中约束规则；步骤2，按约束规则对浮点池进行初始化，并初始化内存中浮点池映像；步骤3，生成浮点操作指令，从浮点池中选择操作数；步骤4，模拟浮点操作指令的执行过程；步骤5，判断浮点操作指令是否合法，如果是，则执行步骤6，否则，取消浮点操作指令；步骤6，待验证微处理器从浮点池映像中取得被选择的操作数对应的映像，待验证微处理器浮点单元执行浮点操作命令；比较执行结果和模拟结果，如果两者不匹配，则待验证微处理器浮点单元存在缺陷。本发明能够在指令级随机验证中控制指令序列中参与运算的寄存器中的数值，提高验证效率。
微处理器浮点单元随机验证方法系统

[发明专利]一种用于实现浮点数乱序转换的协处理器-CN202111473279.1有效
发明人：欧艳凤;陈钦树;朱伏生;朱晓明 -专利权人：广东省新一代通信与网络创新研究院
申请日： 2021-12-06 - 公布日： 2022-02-22 - 主分类号： G06F7/483 文献下载
摘要：本发明公开了一种用于实现浮点数乱序转换的协处理器，协处理器包括：输入译码模块，用于获取浮点数操作指令，对所述浮点数操作指令进行译码生成浮点数信息和用于标记当前正在执行指令的指令令牌，根据所述浮点数信息匹配相应的功能子模块并将所述指令令牌传输至下述指令调度模块；多个功能子模块，用于根据所述浮点数信息乱序执行浮点数转换的操作生成浮点数转换结果；指令调度模块，用于存储所述输入译码模块发送的指令令牌线程顺序；输出译码模块，用于根据所述指令令牌线程顺序将所述浮点数转换结果输出由此，能够加快浮点转换转换处理速度，解决因协处理器乱序执行而造成的协处理器与通用处理器之间数据搬移不同步的问题。
一种用于实现浮点数乱序转换处理器

[发明专利]针对SSE2指令的二进制浮点翻译方法-CN201010300269.3有效
发明人：管海兵;梁阿磊;汪啸;蔡战举;刘博 -专利权人：上海交通大学
申请日： 2010-01-14 - 公布日： 2010-06-16 - 主分类号： G06F9/302 文献下载
摘要：一种动态二进制翻译技术领域的针对SSE2指令的二进制浮点翻译方法，包括以下步骤：构建针对SSE2指令的中间浮点指令集；将前端源机器浮点指令翻译为中间浮点指令，并将位于前端浮点寄存器中的指令操作数映射到由内存虚拟的虚拟寄存器中；根据中间浮点指令的操作码和操作类型，得到每条中间浮点指令的操作数个数和操作数类型，将虚拟寄存器中的操作数通过寄存器映射函数映射到后端浮点寄存器中；根据中间浮点指令的操作码及操作数，将后端浮点寄存器中的中间浮点指令翻译成x86体系的SSE2指令，存放在Tcache中。本发明减少了前后端浮点体系的耦合性，实现了目标端寄存器的分配替换，减少了访存开销，适用于多源单目标平台的三相动态二进制翻译系统。
针对 sse2 指令二进制浮点翻译方法

[发明专利]MIPS指令集的处理器扩展指令及其编码方法和部件-CN200410039460.1有效
发明人：胡伟武;李祖松;齐子初 -专利权人：中国科学院计算技术研究所
申请日： 2004-02-13 - 公布日： 2005-08-17 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种MIPS指令集的处理器扩展指令及其编码方法和部件。该扩展指令编码成MIPS指令集中浮点指令的格式，该格式中包括一格式域；所述扩展指令的格式域取值为现有的MIPS指令集中的浮点指令的格式域的保留值。该扩展指令的执行部件为一种功能增强的浮点部件，包括数据通路、输入寄存器、输出寄存器和执行浮点操作的浮点指令执行模块，还包括一个与所述浮点指令执行模块并联的扩展指令执行模块，一个判断指令是浮点指令还是扩展指令的选择模块本发明在指令扩展时避免了引入新的指令格式而增加指令译码的复杂度，扩展指令复用原有的浮点指令的数据通路以及寄存器资源，避免了芯片复杂度的扩大，大大节省了芯片的面积。
mips 指令处理器扩展及其编码方法部件

[实用新型]浮点异常处理装置-CN200820028164.5无效
发明人：高德远;张盛兵;田杭沛;樊晓桠;王党辉;黄小平;魏廷存;张萌;郑然 -专利权人：西北工业大学
申请日： 2008-01-22 - 公布日： 2009-01-28 - 主分类号： G06F9/22 文献下载
摘要：本实用新型公开了一种浮点异常处理装置，包括浮点控制寄存器、浮点异常寄存器、浮点中断控制电路和浮点中断产生电路，其特点是还包括非屏蔽异常产生电路和浮点现场寄存器，所述的浮点中断控制电路是微程序RAM，用户向控制寄存器中写入浮点控制信息，处理器执行浮点指令，执行过程中，浮点指令的异常保存在浮点异常寄存器中，浮点指令地址和数据地址被保存在浮点现场寄存器中，控制异常指令；浮点控制寄存器和浮点异常寄存器的内容输入到非屏蔽异常产生电路，判断是否有非屏蔽异常，并将结果输入到浮点中断产生电路，同时相应的微指令也输入到浮点中断产生电路，控制中断请求信号或者中断向量。
浮点异常处理装置

[发明专利]三源操作数浮点加法处理器、方法、系统和指令-CN201480076474.2在审
发明人： R.埃斯帕萨;G.索尔;M.费尔南德斯 -专利权人：英特尔公司
申请日： 2014-05-27 - 公布日： 2016-10-12 - 主分类号： G06F7/38 文献下载
摘要：一个方面的处理器包括用于解码三源浮点加法指令的解码单元，三源浮点加法指令指示具有第一浮点数据元素的第一源操作数、具有第二浮点数据元素的第二源操作数和具有第三浮点数据元素的第三源操作数。响应于指令，执行单元将结果存储在由指令指示的目的地操作数中。结果包括包含第一浮点舍入和的结果浮点数据元素。第一浮点舍入和表示第二浮点舍入和与第三浮点数据元素的加性组合。第二浮点舍入和表示第一浮点数据元素和第二浮点数据元素的加性组合。
三源操作数浮点加法处理器方法系统指令

[发明专利]从区位格式转换为十进制浮点格式-CN201280065539.4在审
发明人： S.卡洛;E.M.施瓦兹;T.斯莱格尔;小查尔斯.盖尼;M.米特兰;R.科佩兰德 -专利权人：国际商业机器公司
申请日： 2012-11-13 - 公布日： 2014-09-03 - 主分类号： G06F9/30 文献下载
摘要：提供本文中被称为长的从区位转换指令(CDZT)和扩展的从区位转换指令(CXZT)的机器指令，这些机器指令从存储器读取EBCDIC或ASCII数据，将其转换为适当的十进制浮点格式，且将其写入至目标浮点寄存器或浮点寄存器对另外，提供本文中被称为长的转换为区位指令(CZDT)和扩展的转换为区位指令(CZXT)的机器指令，这些机器指令将源浮点寄存器或浮点寄存器对中的十进制浮点(DFP)操作数转换为EBCDIC或ASCII数据
区位格式转换十进制浮点

[发明专利]从十进制浮点格式转换为区位格式-CN201280065483.2有效
发明人： S.卡洛;E.M.施瓦兹;T.斯莱格尔;小查尔斯.盖尼;M.米特兰;R.科佩兰德 -专利权人：国际商业机器公司
申请日： 2012-11-13 - 公布日： 2014-09-03 - 主分类号： G06F9/30 文献下载
摘要：提供本文中被称为长的从区位转换指令(CDZT)和扩展的从区位转换指令(CXZT)的机器指令，这些机器指令从存储器读取EBCDIC或ASCII数据，将其转换为适当的十进制浮点格式，且将其写入至目标浮点寄存器或浮点寄存器对另外，提供本文中被称为长的转换为区位指令(CZDT)和扩展的转换为区位指令(CZXT)的机器指令，这些机器指令将源浮点寄存器或浮点寄存器对中的十进制浮点(DFP)操作数转换为EBCDIC或ASCII数据
十进制浮点格式转换区位

[发明专利]一种中断处理方法及中断处理设备-CN202010497623.X在审
发明人：王谦智 -专利权人：珠海格力电器股份有限公司;珠海零边界集成电路有限公司
申请日： 2020-06-04 - 公布日： 2020-10-16 - 主分类号： G06F9/30 文献下载
摘要：本发明涉及通信领域，公开一种中断处理方法及中断处理设备，包括：中断处理单元监测译码器译码后的指令是否涉及浮点寄存器；当中断处理单元确定指令涉及浮点寄存器时，对指令涉及的浮点寄存器进行保护。中断处理单元监测译码器每次译码是否有浮点寄存器的被当前译码的指令所操作，这里的操作是指：该指令涉及到浮点寄存器与数据存储单元存在数据读写，或者浮点寄存器之间是否存在数据交换；一旦中断处理单元确定译码器译码后的指令涉及某个浮点寄存器，中断处理单元对该浮点寄存器进行保护。因此，通过中断处理单元仅对使用到的浮点寄存器进行现场保护，而对于某些中断处理函数不涉及到浮点寄存器操作时，无需保存浮点寄存器，从而提高实时性。
一种中断处理方法设备

[发明专利]浮点缩放处理器、方法、系统和指令-CN201810437268.X有效
发明人： C·S·安德森;A·格雷德斯廷;R·凡伦天;S·卢巴诺维奇;B·艾坦 -专利权人：英特尔公司
申请日： 2011-12-28 - 公布日： 2022-09-13 - 主分类号： G06F9/30 文献下载
摘要：一方面的一种方法包括接收浮点缩放指令。浮点缩放指令指示包括一个或多个浮点数据元素的第一源、包括一个或多个相应浮点数据元素的第二源、以及目的地。响应于浮点缩放指令，将结果存储在目的地中。结果包括一个或多个相应结果浮点数据元素，每个结果浮点数据元素都包括第二源的相应浮点数据元素乘以第一源的一个或多个浮点数据元素的基数的代表第一源的相应浮点数据元素的整数次幂。公开了其它方法、装置、系统和指令。
浮点缩放处理器方法系统指令

[发明专利]浮点缩放处理器、方法、系统和指令-CN201180076106.4有效
发明人： C·S·安德森;A·格雷德斯廷;R·凡伦天;S·卢巴诺维奇;B·艾坦 -专利权人：英特尔公司
申请日： 2011-12-28 - 公布日： 2018-06-19 - 主分类号： G06F9/06 文献下载
摘要：一方面的一种方法包括接收浮点缩放指令。浮点缩放指令指示包括一个或多个浮点数据元素的第一源、包括一个或多个相应浮点数据元素的第二源、以及目的地。响应于浮点缩放指令，将结果存储在目的地中。结果包括一个或多个相应结果浮点数据元素，每个结果浮点数据元素都包括第二源的相应浮点数据元素乘以第一源的一个或多个浮点数据元素的基数的代表第一源的相应浮点数据元素的整数次幂。公开了其它方法、装置、系统和指令。 1
浮点数据浮点缩放指令缩放处理器结果存储整数次幂指令指示基数响应

[发明专利]处理系统及调试方式的实现方法-CN94191179.9无效
发明人：约瑟夫·Ｐ·布拉特;约翰·布伦南;彼得·苏颜特;钱达·Ｓ·乔希;威廉姆·Ａ·赫夫曼;莫妮卡·Ｒ·诺法尔;保罗·罗德曼;约瑟夫·Ｔ·斯坎伦;唐曼希 -专利权人：株式会社东芝;硅图像有限公司
申请日： 1994-12-15 - 公布日： 2002-05-08 - 主分类号： G06F9/38 文献下载
摘要：一种处理机系统，它能在无标准浮点异常的正常运作方式和调试运作方式之间进行切换，该处理系统的特征在于包括发送整数指令及浮点指令的装置；具有执行整数指令的多级整数流水线的连接在上述发送装置上的整数单元；具有执行浮点指令的多级浮点流水线的与上述发送装置和上述整数单元连接的浮点单元；以及在正常运作方式和调试运作方式之间对系统进行切换的与上述发送装置连接的装置，从而当系统处于调试方式时，在浮点指令被发送后，在系统判定浮点指令是否会引起异常之前，阻止对指令的处理，这样在非正常方式时系统能发送标准异常信息
处理系统调试方式实现方法

[发明专利]微处理器及其执行指令的方法-CN201010239873.X有效
发明人：汤姆·艾尔摩;泰瑞·派克斯 -专利权人：威盛电子股份有限公司
申请日： 2010-07-26 - 公布日： 2010-12-29 - 主分类号： G06F9/30 文献下载
摘要：一种微处理器，用以执行一指令，此指令指定具有预设尺寸的浮点输入操作数且指示微处理器使用舍入模式来将浮点输入操作数舍入至整数数值且将整数数值返回为具有预设尺寸的一浮点结果。微处理器包括一指令转译器，用以将指令转译为第一微指令与第二微指令。微处理器也包括执行单元，用以执行第一微指令与第二微指令。第一微指令接收浮点输入操作数以作为输入操作数且自浮点输入操作数来产生中间结果。第二微指令接收第一微指令的中间结果来作为输入操作数且自中间结果来产生指令的浮点结果。中间结果具有与浮点输入操作数相同的预设尺寸。本发明还公开了一种执行指令的方法。
微处理器及其执行指令方法

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