“时钟周期”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果476906个，建议您升级VIP下载更多相关专利

[发明专利]用于时钟信号同步的系统和方法-CN201280057451.8在审
发明人： P·塞克;E·威恩 -专利权人：航空网络公司
申请日： 2012-09-24 - 公布日： 2014-08-13 - 主分类号： H04J3/06 文献下载
摘要：一种示范性发送装置的终端经配置以接收初始时钟信号。第一锁相环经配置以利用初始时钟信号的相位锁定初始周期信号的相位。发送数据块接口经配置以将具有初始周期信号的样本的多个数据块提供给接收装置。第二锁相环经配置以重建初始周期信号并利用初始周期信号的样本的相位锁定重建的周期信号的相位。时钟信号发生器经配置以重建并提供初始时钟信号。基于重建的周期信号的相位，重建的时钟信号被同步到初始时钟信号。
用于时钟信号同步系统方法

[发明专利]一种串行数据恢复方法和装置-CN202211710939.8在审
发明人：陆祎;温建新;叶红波;张悦强 -专利权人：上海集成电路研发中心有限公司
申请日： 2022-12-29 - 公布日： 2023-04-07 - 主分类号： G06F13/42 文献下载
摘要：本发明公开了一种图像传感器的串行数据恢复方法及装置，该方法包括：在图像传感器处于空闲状态下，利用高速时钟对来自图像传感器的串行数据过采样；根据过采样结果，计算所述串行数据的单比特时钟周期数和两比特时钟周期数；在所述图像传感器处于工作状态下，获取串行数据相邻上升沿和下降沿间数据保持的当前时钟周期数；将所述当前时钟周期数与所述单比特时钟周期数或两比特时钟周期数相比较，以及根据比较结果进行串行数据恢复；根据所述串行数据发送端的编码规则对恢复的数据进行解码该方法可自适应匹配发送端的数据速率，也无需专用的时钟恢复电路就能够对串行数据进行恢复，降低开发成本。
一种串行数据恢复方法装置

[发明专利]时钟同步方法、设备和介质-CN202310143293.8有效
发明人：陈建飞;王海帆;顾昊;解群眺;邓文敏 -专利权人：浙江国利信安科技有限公司
申请日： 2023-02-14 - 公布日： 2023-10-03 - 主分类号： H04J3/06 文献下载
摘要：本公开的实施例涉及时钟同步方法、设备和介质。根据该方法，在EPA通信系统中的从时钟设备处，在同步触发时间到来时，在当前宏周期的周期报文中添加同步请求报文优先级；根据在当前宏周期的周期时间期间从该EPA通信系统的各个其他时钟设备接收到的周期报文，确定该从时钟设备在当前宏周期期间是否将由于报文冲突而导致同步请求报文发送失败；响应于确定能够成功发送同步请求报文，向主时钟设备发送同步请求报文；基于同步请求报文的发送时间以及同步响应报文的接收时间，确定该从时钟设备的线路延时；以及至少部分地基于所确定的线路延时与主时钟设备进行时钟同步
时钟同步方法设备介质

[发明专利]低压差分信号时序测试系统及方法-CN200910310585.6无效
发明人：何瑞雄;苏旺丁 -专利权人：鸿富锦精密工业（深圳）有限公司;鸿海精密工业股份有限公司
申请日： 2009-11-27 - 公布日： 2011-06-01 - 主分类号： G01R29/18 文献下载
摘要：一种低压差分信号时序测试方法，该方法包括步骤：获取所述数据信号及时钟信号的波形；从时钟信号的波形中选择时钟周期；从数据信号的波形中识别该选择的时钟周期内传送的各位数据的起始时间；计算各位数据的起始时间与选择的时钟周期起点的时间差；根据多次计算得到的各位数据的起始时间与选择的时钟周期起点的时间差，计算各位数据的起始时间与选择的时钟周期起点的时间差的最小值及最大值；及输出各位数据的起始时间与选择的时钟周期起点的时间差的最小值及最大值
低压信号时序测试系统方法

[发明专利]用于时钟同步的方法、设备、通信系统和存储介质-CN202110899571.3有效
发明人：陈建飞;王克炜;顾昊;王迎 -专利权人：浙江国利信安科技有限公司
申请日： 2021-08-06 - 公布日： 2022-08-26 - 主分类号： H04J3/06 文献下载
摘要：本公开的实施例涉及用于时钟同步的方法、设备、通信系统和存储介质，涉及通信领域。根据该方法，在从时钟设备处，确定与总主时钟设备之间的同步信息以及与多个主时钟设备之间的多项同步信息，多个主时钟设备与总主时钟设备同步；在第一周期接收总主时钟设备周期性发送的第一消息以及多个主时钟设备周期性发送的多个第二消息，第一消息指示总主时钟状态和消息发送时间，每个第二消息指示主时钟状态和消息发送时间；从总主时钟设备和多个主时钟设备确定第一设备；以及基于与第一设备之间的同步信息和从第一设备接收的消息的消息发送时间，在第一周期与第一设备进行时钟同步由此，只要保留至少一个主时钟或总主时钟，从时钟设备就能够同步。
用于时钟同步方法设备通信系统存储介质

[发明专利]使能控制电路以及半导体存储器-CN202110778540.2在审
发明人：龚园媛;应战 -专利权人：长鑫存储技术有限公司
申请日： 2021-07-09 - 公布日： 2023-01-13 - 主分类号： G11C11/4063 文献下载
摘要：本申请实施例提供了一种使能控制电路以及半导体存储器，该使能控制电路包括：计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，与计数模块和选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态。这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，使得在不需要ODT路径工作的时候控制其关闭，从而可以避免电流浪费，达到节省功耗的目的。
控制电路以及半导体存储器

[发明专利]用于神经网络卷积层的运算装置、芯片及方法-CN201910142474.2有效
发明人：孙建辉;李登旺 -专利权人：山东师范大学
申请日： 2019-02-26 - 公布日： 2021-01-08 - 主分类号： G06N3/063 文献下载
摘要：本公开公开了用于神经网络卷积层的运算装置、芯片及方法，在第一个时钟周期内，只有第一个流水步骤开始工作；在第二个时钟周期内，第二流水步骤开始工作；第一个流水步骤继续工作；在第三个时钟周期内，第三流水步骤开始工作；第一和第二流水步骤继续工作；在第四个时钟周期内，第四流水步骤开始工作，第一、第二和第三流水步骤继续工作；在第五个时钟周期内，第五流水步骤开始工作，第一、第二、第三和第四流水步骤继续工作；在后续的每个时钟周期内，所有的流水步骤均开始工作，从而实现每个时钟周期均有像素映射特征数值回写到像素映射特征矩阵存储器中。
用于神经网络卷积运算装置芯片方法

[发明专利]可变位宽的LDPC编码方法、编码器、SSD及存储介质-CN202110292939.X有效
发明人：黄孝勇;刘晓健;王嵩 -专利权人：北京得瑞领新科技有限公司
申请日： 2021-03-18 - 公布日： 2022-05-13 - 主分类号： H03M13/11 文献下载
摘要：本申请提供一种可变位宽的LDPC编码方法、编码器、SSD及计算机可读存储介质，所述可变位宽的LDPC编码方法包括：配置LDPC编码器的每个时钟周期的编码数据位宽；在每个时钟周期中，根据数据向量在当前时钟周期已传输的数据长度与当前时钟周期的编码数据位宽，读取编码矩阵在当前时钟周期的矩阵编码信息；根据所述编码矩阵在当前时钟周期的矩阵编码信息，进行当前时钟周期的LDPC编码。
变位 ldpc 编码方法编码器 ssd 存储介质

[发明专利]一种脑电信号采集的通道采样率高低分配方法-CN201710776250.8有效
发明人：吴朝晖;韦胜昌;李斌 -专利权人：华南理工大学
申请日： 2017-08-31 - 公布日： 2020-12-22 - 主分类号： A61B5/0476 文献下载
摘要：本发明公开了一种脑电信号采集的通道采样率高低分配方法，该方法把采样时钟周期分为奇数次采样时钟周期和偶数次采样时钟周期。确定哪几个通道为高采样率通道，在奇数次采样周期中以轮流方式对这几个数量较少高采样率通道进行分配，而偶数次采样时钟周期以轮流方式对数量较多所有通道进行分配。该方法能够使小部分采集通道分配更多的采样点。同时引入有效信号，指示出偶数次采样时钟周期被重复分配的通道（在奇数次采样周期已经被分配），保证各自采样通道采样间隔相等。
一种电信号采集通道采样率高低分配方法

[发明专利]用于生成至少一个RF信号的方法和装置-CN201780036102.0有效
发明人： D·马克尔特;鑫俞 -专利权人：阿尔卡特朗讯
申请日： 2017-05-30 - 公布日： 2020-12-11 - 主分类号： H04L25/49 文献下载
摘要：示例涉及基于第一时钟速率的基带信号生成至少一个RF信号的概念。第二时钟速率的至少一个数字脉冲序列基于数字基带信号而被调制，第二时钟速率与RF信号的中心频率对应。脉冲序列的脉冲基于第三时钟速率的时间网格而被量化。在与一个第一时钟周期对应的第二时钟周期的数目同与一个第一时钟周期对应的第三时钟周期的数目之间的比率是非整数。
用于生成至少一个 rf 信号方法装置

[发明专利]数字分数分频器-CN201180074633.1在审
发明人： K·钱德拉斯舍卡;S·佩勒拉诺 -专利权人：英特尔公司
申请日： 2011-10-01 - 公布日： 2014-08-27 - 主分类号： H03K21/00 文献下载
摘要：一种数字分数分频器，用于分数分频数字频率信号，其可以包括多个时钟分频计数器模块、多个采样模块，以及求和模块。多个时钟分频计数器模块每个都可以接收输入时钟信号，其与剩余多个输入时钟信号有相移。各时钟分频计数器模块可以从接收的输入时钟信号产生长周期脉冲。每个采样模块可以耦合到多个时钟分频计数器模块中的一个的输出，并且可以从长周期脉冲产生短周期脉冲。求和模块可以对多个短周期脉冲进行求和，以产生分数频率时钟信号。
数字分数分频器

[发明专利]点亮控制方法、时钟生成方法、时钟生成电路、光源控制电路和显示装置-CN200980131024.8无效
发明人：田中勇司;村井贵行 -专利权人：夏普株式会社
申请日： 2009-07-23 - 公布日： 2011-07-06 - 主分类号： G09G3/34 文献下载
摘要：本发明提供点亮控制方法、时钟生成方法、时钟生成电路、光源控制电路和显示装置。作为时钟生成电路的PLL(6)具有以下结构：基于基准时钟生成PWM时钟，上述PWM时钟用于与以一定的周期在液晶面板(4)进行显示的视频信号同步地利用脉冲宽度调制方法对照射上述液晶面板(4)的光源(30)的点亮时间和熄灭时间进行控制，通过与上述周期的变更共同地变更上述基准时钟的脉冲间隔，生成即使上述周期改变，也能够将一个周期内的点亮时间和熄灭时间的比率保持为固定的PWM时钟。
点亮控制方法时钟生成电路光源控制电路显示装置

[发明专利]一种低功耗SerDes并串转换结构-CN202211547800.6在审
发明人：邹家轩;谢雨蒙;王展锋;洪锋 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2022-12-05 - 公布日： 2023-05-26 - 主分类号： H03M9/00 文献下载
摘要：本发明公开一种低功耗SerDes并串转换结构，属于SerDes串行通信领域，包括均受并行时钟CLK控制的多相脉冲时钟发生器和多相并串转换器；所述多相脉冲时钟发生器将并行同步时钟周期T等分成N份，输出N路延迟差异为T/N的时钟至所述多相并串转换器；所述多相并串转换器的并串转换数也为N；所述多相脉冲时钟发生器输出N路脉冲时钟，每路脉冲时钟的周期都与并行时钟的周期相等，且每路脉冲时钟的占空比为1/N；每路脉冲时钟与相邻脉冲时钟的相位相差1/N周期。本发明中整个并串转换的寄存器、驱动器翻转都在低速的并行时钟频率下，降低了寄存器高速翻转的动态功耗。
一种功耗 serdes 转换结构

[发明专利]时钟校准模块、高速接收器及与其相关的校准方法-CN202111637980.2在审
发明人：维诺德·库马尔·加恩;赵启宇 -专利权人：智原科技股份有限公司
申请日： 2021-12-29 - 公布日： 2023-03-31 - 主分类号： H04L7/00 文献下载
摘要：本发明是为一种时钟校准模块、高速接收器及与其相关的校准方法。将校准方法应用于具有时钟校准模块与取样器的高速接收器。取样器利用取样器输入时钟对等化数据信号进行取样。时钟校准模块包含多个时钟产生电路与一个时钟校准电路。各个时钟产生电路包含：相位内插器、工作周期校正器，以及相位校正器。在校准模式中，相位内插器对参考输入时钟进行内插，据以产生内插后时钟。工作周期校正器根据内插后时钟产生工作周期校正后时钟，且相位校正器根据工作周期校正后时钟产生取样器输入时钟。相位内插器由相位内插器校准信号控制，且相位校正器由相位校正器校准信号控制。
时钟校准模块高速接收器与其相关方法

[发明专利]一种时间标定板之间的时钟同步方法和装置-CN201610235943.1有效
发明人：宁鹏;杨龙;梁国栋;高鹏;贺亮 -专利权人：沈阳东软医疗系统有限公司
申请日： 2016-04-15 - 公布日： 2019-01-25 - 主分类号： H04J3/06 文献下载
摘要：本申请提供一种时间标定板之间的时钟同步方法和装置，其中该方法由待同步的各个时间标定板之中的任一时间标定板执行；该方法包括：本地产生一个用于标定光子时间的测量时钟；在所述测量时钟的单位时钟周期内，接收用于对各个时间标定板之间进行时钟同步的同步时钟，标定所述同步时钟的上升沿在所述单位时钟周期内的位置信息；根据所述位置信息，确定在所述单位时钟周期内测量时钟与所述同步时钟之间的相位差，将所述相位差作为时间补偿值；当所述测量时钟在所述单位时钟周期内标定光子时间后
一种时间标定之间时钟同步方法装置

首页
«上一页
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条