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[实用新型]收录机自动分句跟读器-CN89203605.2无效
发明人：梁青 -专利权人：梁青
申请日： 1989-04-01 - 公布日： 1990-07-11 - 主分类号： G09B5/04 文献下载
摘要：由受话器、放大电路、语句停顿鉴别电路、停机延时电路、延时停机电路、控制输出电路组成收录机自动分句跟读器。通过延时电路的延时作用以及与非门的逻辑功能，使收录机在每一句放音或几句放音后停止放音若干时间，使之具有学习语言时分句跟读的功能。
收录机自动分句

[发明专利]片内电压调节器间的时序控制系统及时序控制方法-CN201811507485.8有效
发明人：周建冲 -专利权人：上海安路信息科技股份有限公司
申请日： 2018-12-11 - 公布日： 2021-06-04 - 主分类号： H03K19/003 文献下载
摘要：本发明提供了一种时序控制系统，包括电源管理单元、电压检测单元、延时单元和逻辑门电路。本发明的所述时序控制系统通过所述电源管理单元提供系统逻辑电平信号和外部输入电压，所述电压检测单元检测所述片内电压调节器的输出电压，并参考阈值电压输出电平信号，所述电平信号以及所述系统逻辑电平信号经所述延时单元和所述逻辑门电路的逻辑作用输出
电压调节器时序控制系统控制方法

[发明专利]一种应用程序页面展示方法及装置-CN201810350669.1有效
发明人：赵开元 -专利权人：北京奇艺世纪科技有限公司
申请日： 2018-04-18 - 公布日： 2021-08-20 - 主分类号： G06F9/451 文献下载
摘要：所述方法包括：接收应用程序的启动指令；读取预置的优先级配置文件，其中，所述优先级配置文件包括每个业务逻辑的执行优先级；根据所述优先级配置文件，为所述每个业务逻辑分配对应的延时时长；展示应用程序页面，按照各个所述延时时长执行对应的所述业务逻辑本发明通过为应用程序页面的不同业务逻辑设置不同的执行优先级，形成不同的优先级顺序，在展示页面时，依次执行各个不同优先级的业务逻辑，从而保证了优先级高的业务逻辑优先执行，优先级低的业务逻辑依次延迟执行，避免了业务逻辑并行执行导致的资源占用及无序
一种应用程序页面展示方法装置

[发明专利]去除电平信号中毛刺的方法-CN201210300838.3在审
发明人：王永流;张伸 -专利权人：上海华虹集成电路有限责任公司
申请日： 2012-08-22 - 公布日： 2014-03-12 - 主分类号： G06F1/04 文献下载
摘要：发明公开了一种去除电平信号中毛刺的方法，包括如下步骤：步骤1，找到所关注的异步模拟模块的输入信号；步骤2，追溯该输入信号的源头，判断其是否由组合逻辑构成且有多个信号同时变化；步骤3，计算出组合逻辑的最大时延Ddm；步骤4,设置一个去毛刺寄存器,其数据输入端D与所述组合逻辑的输出端相连接，其输出端Q与所述异步模拟模块的输入端相连接，时钟端使用与所述异步模拟模块同一时钟域的时钟，并增加所述组合逻辑的输入寄存器的时钟延时Dce和去毛刺寄存器的时钟延时Dcs的差，进行延时采样。
去除电平信号毛刺方法

[发明专利]一种可编程的延时触发脉冲同步装置-CN201711250620.0在审
发明人：桑子儒;杨永峰;邝忠华;王晓辉;胡战利;任宁;赵斌清;付鑫;吴三;梁栋;刘新;郑海荣 -专利权人：深圳先进技术研究院
申请日： 2017-12-01 - 公布日： 2018-05-08 - 主分类号： H03K5/15 文献下载
摘要：本发明适用于电子技术领域，提供了一种可编程的延时触发脉冲同步装置，包括脉冲输入单元、可编程逻辑阵列以及脉冲输出单元以及控制单元，其中：脉冲输入单元，用于输入多路脉冲信号至可编程逻辑阵列；可编程逻辑阵列，由多路延迟通道组成，多路延迟通道分别用于对多路脉冲信号进行延时处理，以输出多路同步信号至所述脉冲输出单元；控制单元，用于配置可编程逻辑阵列中延迟通道的数量和各延迟通道的延时时间；脉冲输出单元，用于将多路同步信号输出至下级电路
一种可编程延时触发脉冲同步装置

[发明专利]具有迟滞比较电路的音频静噪系统-CN201210043275.4有效
发明人：杨保顶 -专利权人：四川和芯微电子股份有限公司
申请日： 2012-02-24 - 公布日： 2012-07-04 - 主分类号： H04R3/02 文献下载
摘要：一种具有迟滞比较电路的音频静噪系统，包括一预警信号端、一开关控制端、一数字逻辑控制电路、一第一充放电信号判断端、一数字延时电路、一数字逻辑组合电路、一第二充放电信号判断端、一共模电压产生电路、一RC充电电阻、一基准电压端、一充放电曲线产生电路、一迟滞比较电路、一充放电电容及一共模电压输出端，所述数字逻辑控制电路产生一充放电完毕判断信号至所述第一充放电信号判断端，所述数字延时电路与所述数字逻辑组合电路将所述第一充放电信号判断端的判断信号进行延时
具有迟滞比较电路音频系统

[发明专利]芯片模块接口时钟构建方法、装置、存储介质及电子设备-CN202210720658.4有效
发明人：边少鲜;栾晓琨;蒋剑锋 -专利权人：飞腾信息技术有限公司
申请日： 2022-06-24 - 公布日： 2022-09-13 - 主分类号： G06F30/396 文献下载
摘要：本申请提出一种芯片模块接口时钟构建方法、装置、存储介质及电子设备，基于目标模块设置N个时钟子树和时钟主树；目标模块为包括至少一种类别接口逻辑器件的模块，时钟主树包括目标模块中的内部逻辑器件，时钟子树包括目标模块中的一种类别接口逻辑器件；将每一个时钟子树均设置为与时钟主树保持时钟域隔离，且不同的时钟子树之间保持时钟域隔离；分别在每一个时钟子树的时钟根节点设置传播延时，传播延时为时钟信号在时钟子树对应的上级模块内的传播时间。在目标模块内部时钟构建的过程中，提前对接口逻辑器件的传播延时进行设置，目标模块接口的时序不在需要到全芯片的环境进行分析和修复，从而解决了接口时序难收敛，修复慢的问题。
芯片模块接口时钟构建方法装置存储介质电子设备

[发明专利]一种GPGPU离线时钟的建模方法、装置和存储介质-CN202310628296.0有效
发明人：张一;刘可为 -专利权人：芯动微电子科技（珠海）有限公司
申请日： 2023-05-31 - 公布日： 2023-08-22 - 主分类号： G06F30/327 文献下载
摘要：模型和RTL模型，将测试数据输入到C模型和RTL模型，获取C模型的第一仿真波形数据和RTL模型第二仿真波形数据；解析第一仿真波形数据和第二仿真波形数据，获取RTL模型内与第一仿真波形数据相同数据的各功能逻辑的延时；构建与C模型相同功能逻辑的中间离线模型，将各功能逻辑的延时插入中间离线模型对应的功能模块中，获取目标离线模型。本发明结合C模型和RTL模型优点，获取目标离线模型，简化了模型仿真细节，提高了仿真速度；各功能逻辑的延时数据可以用作评估目标离线模型的系统性能，使得本发明即兼顾仿真速度，也具有评估性能评估的能力。
一种 gpgpu 离线时钟建模方法装置存储介质

[实用新型]音频静噪系统-CN201220062164.3有效
发明人：杨保顶 -专利权人：四川和芯微电子股份有限公司
申请日： 2012-02-24 - 公布日： 2012-10-03 - 主分类号： H04R3/02 文献下载
摘要：一种音频静噪系统，包括一预警信号端、一开关控制端、一数字逻辑控制电路、一第一充放电信号判断端、一数字延时电路、一数字逻辑组合电路、一第二充放电信号判断端、一共模电压产生电路、一RC充电电阻、一基准电压端、一充放电曲线产生电路、一迟滞比较电路、一充放电电容及一共模电压输出端，所述数字逻辑控制电路产生一充放电完毕判断信号至所述第一充放电信号判断端，所述数字延时电路与所述数字逻辑组合电路将所述第一充放电信号判断端的判断信号进行延时
音频系统

[实用新型]靶船通讯链路故障及系统掉电的遥控应急保护装置-CN200920316035.0无效
发明人：金海峰;黄清海;孙兆强;沈庆文;赵宏;杨滨 -专利权人：中国船舶重工集团公司第七〇三研究所
申请日： 2009-11-27 - 公布日： 2010-08-04 - 主分类号： H02H3/247 文献下载
摘要：它的第一计数电路和第二计数电路的控制信号输出端分别与逻辑电路的第一和第二控制信号输入端连接；逻辑电路的逻辑信号输出端与定时电路的逻辑信号输入端连接；定时电路的控制信号输出端与驱动电路的控制信号输入端连接；驱动电路的控制信号输出端与电磁阀的控制信号输入端连接；掉电延时电路的延时信号输出端与电磁阀的延时信号输入端连接。
通讯故障系统掉电遥控应急保护装置

[发明专利]程控电锅-CN89101017.3无效
发明人：刘川;刘东 -专利权人：刘川
申请日： 1989-02-27 - 公布日： 1989-09-27 - 主分类号： A47J27/00 文献下载
摘要：本发明公开了一种程序控制电锅，适用于烹制食物，能实现延时加热，高温温限，恒温延时，保温延时，保温温限等功能。它主要是由加热驱动器，脉冲发生器，延时加热控制，高温温限控制，恒温延时控制，保温延时控制，保温温限控制，逻辑控制及锅体组成。本发明结构简单，热效率高，省电。
程控电锅

[发明专利]一种时钟发生器-CN201310617566.4在审
发明人：不公告发明人 -专利权人：苏州贝克微电子有限公司
申请日： 2013-11-28 - 公布日： 2014-03-12 - 主分类号： H03K5/13 文献下载
摘要：产生四相时钟信号中的一相的电路由一个逻辑块，一个延时可控的缓冲块，以及一个用于放大电路产生的信号的共源共栅反相器构成。缓冲块既对逻辑块产生的信号进行反相，还根据控制信号的变化对逻辑块的输出信号进行延时，控制信号镜像对称于电流源。
一种时钟发生器

[发明专利]一种高压NMOS驱动器死区时间控制电路-CN201710309045.0有效
发明人：赵永瑞;崔玉旺;张浩;贾东东 -专利权人：河北新华北集成电路有限公司
申请日： 2017-05-04 - 公布日： 2020-12-22 - 主分类号： H03K17/082 文献下载
摘要：本发明公开了一种高压NMOS驱动器死区时间控制电路，包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块。本发明通过控制输入信号与输出反馈信号的逻辑关系及时序，解决高、低侧输出信号同时为高的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。
一种高压 nmos 驱动器死区时间控制电路

[发明专利]一种绝热多米诺电路及绝热多米诺三值与门电路-CN201110284557.9有效
发明人：汪鹏君;杨乾坤 -专利权人：宁波大学
申请日： 2011-09-23 - 公布日： 2012-03-21 - 主分类号： H03K19/017 文献下载
摘要：本发明公开了一种绝热多米诺电路，包括第一PMOS管、第一NMOS管、延时电路和设置于第一PMOS管的源极和第一NMOS管的漏极之间的逻辑电路，第一PMOS管的栅极和第一NMOS管的栅极并接于钟控时钟信号输入端，第一PMOS管的漏极和第一NMOS管的源极并接于延时电路输出端，延时电路输入端与功率时钟信号输入端连接，延时后的功率时钟与中控时钟组成二相交叠时钟，另外还公开了一种结合绝热多米诺电路与NDL逻辑的绝热多米诺三值与门电路，优点是钟控时钟和延时后的功率时钟组成二相交叠时钟，保证了电路的能量回收的效果，提高了电路的可靠性，同时由于采用NDL逻辑，其晶体管数量少，开关活动性低，保证了电路具有低功耗，高速度和高信息密度。
一种绝热多米诺电路多米诺三值与门

[发明专利]一种信号屏蔽电路以及半导体存储器-CN202111064019.9在审
发明人：李思曼 -专利权人：长鑫存储技术有限公司
申请日： 2021-09-10 - 公布日： 2023-03-14 - 主分类号： G11C11/407 文献下载
摘要：本申请实施例提供了一种信号屏蔽电路以及半导体存储器，该信号屏蔽电路包括接收电路、延时控制电路和逻辑运算电路；其中，接收电路，用于接收待处理信号和片选信号，输出初始处理信号和初始片选信号；延时控制电路，用于对所述初始片选信号进行延时以及逻辑控制操作，得到片选屏蔽信号，且所述片选屏蔽信号的脉冲宽度大于或等于两个预设时钟周期；逻辑运算电路，用于根据所述片选屏蔽信号对所述初始处理信号进行无效屏蔽处理，得到目标信号。
一种信号屏蔽电路以及半导体存储器