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[发明专利]基于静态配置数字电路的浮点数乘累加控制方法及系统-CN202110707511.7有效
发明人：马向华;边立剑;王文好 -专利权人：上海安路信息科技股份有限公司
申请日： 2021-06-24 - 公布日： 2022-03-11 - 主分类号： G06F7/485 文献下载
摘要：本发明提供了一种基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器，包括计算临时寄存器的所有输入周期和所有输出周期，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，极大的节约了硬件资源的使用。本发明还提供了一种浮点数乘累加控制系统。
基于静态配置数字电路浮点累加控制方法系统

[发明专利]乘加器电路、芯片及电子设备-CN202210917616.X在审
发明人：张旭琛 -专利权人：九识（苏州）智能科技有限公司
申请日： 2022-08-01 - 公布日： 2022-10-11 - 主分类号： G06F7/544 文献下载
摘要：本申请公开了一种乘加器电路、芯片及电子设备，该乘加器电路包括：乘法器、加法器和复用器，复用器的第一输入端口电连接乘法器的第一输入端口，复用器的第二输入端口电连接乘法器的输出端口，复位器的输出端口电连接加法器的第一输入端口；乘法器被配置为通过将第一数据和第二数据相乘以产生乘积；复用器被配置为用于将乘加器电路在多种预设运算模式之间进行切换，多种预设运算模式包括乘加模式、加法器模式；在乘加模式下乘法器的输出端口和加法器的输入端口连通
乘加器电路芯片电子设备

[发明专利]一种基于模型压缩的递归神经网络加速器的硬件架构-CN201710151781.8有效
发明人：王中风;王智生;林军 -专利权人：南京风兴科技有限公司
申请日： 2017-03-10 - 公布日： 2021-02-05 - 主分类号： G06N3/063 文献下载
摘要：硬件架构包含以下部分：矩阵乘加单元，用于实现神经网络中主要的矩阵向量乘法运算，该单元由多个乘加单元簇组成，每个乘加单元簇内包含多个由不同的基本乘加单元构成的乘加单元块，其数量直接决定加速器的并行度和吞吐率
一种基于模型压缩递归神经网络加速器硬件架构

[发明专利]硬件加速电路、微控制芯片及系统-CN201910688892.1有效
发明人：李瀛台;刘伦才;刘凡;杨陆;胡珂流;王津丰;黄琨 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2019-07-29 - 公布日： 2021-04-23 - 主分类号： G06F7/57 文献下载
摘要：本发明提供一种硬件加速电路、微控制芯片及系统，适用于降低数模转换器因校正所产生的延迟时间，该电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算得到数模转换器的校正浮点数；浮点数转定点整数单元，用于将数模转换器的校正浮点数转换为校正定点整数。本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算根据数模转换器的初始输入浮点数得到数模转换器的校正浮点数，将该浮点数转为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟
硬件加速电路控制芯片系统

[发明专利]一种可切换精度的浮点乘加器-CN202310228476.X在审
发明人：麦健儿;贺小勇 -专利权人：华南理工大学
申请日： 2023-03-09 - 公布日： 2023-07-07 - 主分类号： G06F7/487 文献下载
摘要：本发明公开了一种可切换精度的浮点乘加器，包括包括四级流水线：第一级流水线，包括分配处理模块、乘法器阵列模块、加法器阵列相加模块、指数比较模块；第二级流水线，包括指数差模块、对齐移位模块、加法树模块和压缩模块；第三级流水线，包括前导零预测模块、前导零编码模块、符号预测模块、提前计算模块；第四级流水线，包括加和取舍模块、指数标准化模块。本发明的浮点乘加器将结合了双精度乘法和加法，完成形式为A+B×C的双精度浮点运算，这种结合与单纯的乘加器搭配加法器相比，能够更大地复用乘加器里的部件。本发明可广泛应用于硬件运算器件领域。
一种切换精度浮点乘加器

[发明专利]一种素域Fp下椭圆曲线快速点乘的硬件实现系统-CN201910539110.8在审
发明人：熊晓明;胡湘宏;詹瑞典;徐迎晖 -专利权人：佛山芯珠微电子有限公司
申请日： 2019-06-20 - 公布日： 2020-12-22 - 主分类号： H04L9/30 文献下载
摘要：本发明公开了一种素域Fp下椭圆曲线快速点乘的硬件实现系统，包括点乘主控模块、点加控制模块、倍点控制模块、复选模块、模加/模减运算模块、模逆运算模块和模乘运算模块。本发明通过点加控制模块和倍点控制模块均由复用乘法器和寄存器等硬件资源的流水线设计，通过采用窗口NAF的点乘方法，通过采用二进制欧拉求逆算法等，为用户提供了一种硬件开销低和运行速度快的素域Fp下椭圆曲线快速点乘的硬件实现系统
一种 fp 椭圆曲线快速硬件实现系统

[发明专利]一种实现素数域大整数模乘计算加速的方法-CN202110783676.2在审
发明人：郑昉昱;高莉莉;魏荣;马原;王跃武;范广;万立鹏 -专利权人：中国科学院信息工程研究所
申请日： 2021-07-12 - 公布日： 2021-11-05 - 主分类号： G06F7/72 文献下载
摘要：本发明公开一种实现素数域大整数模乘计算加速的方法，将素数域长度为k比特的被乘数和乘数分为N段，前(N‑1)段每段长为w比特，第N段长为r比特，w≥r；将被乘数和乘数的每一段转化为双精度浮点数，采用积和熔加运算对转化后的被乘数和乘数的每一段进行乘加运算，初始化2N个定点数，将乘加结果的二进制数值累加到经过初始化后的定点数中，对定点数进行位数约减，获得最后的模乘结果。本发明充分利用双精度浮点数的格式特点，提升了素数域模乘的计算效率。
一种实现素数整数计算加速方法

[发明专利]乘加和的确定方法、装置、电子设备及存储介质-CN202211469334.4在审
发明人：孟照腾;蒿杰;舒琳;邹卓君;肖龙;高小尧 -专利权人：中国科学院自动化研究所;广东人工智能与先进计算研究院
申请日： 2022-11-22 - 公布日： 2023-06-23 - 主分类号： G06F7/544 文献下载
摘要：本发明提供一种乘加和的确定方法、装置、电子设备及存储介质，涉及计算机技术领域，该方法包括：基于至少一组操作数，确定至少一个目标片段；每一组操作数包括第一操作数和第二操作数；第一操作数的数据精度为q比特，第二操作数的数据精度为p比特；q和p均为正整数；基于各目标片段，生成至少一个目标乘积的目标乘积标志位；基于各目标乘积标志位和每一组操作数对应的符号标志位，生成各目标乘积的权重；基于各目标乘积和各目标乘积的权重，确定至少一组操作数对应的乘加和。
确定方法装置电子设备存储介质

[发明专利]支持包级运算的浮点乘加单元及其应用方法-CN202310713118.8在审
发明人：黄立波;谭弘兵;王永文;郭辉;郑重;雷国庆;王俊辉;郭维;邓全;隋兵才;孙彩霞;常俊胜;沈俊忠 -专利权人：中国人民解放军国防科技大学
申请日： 2023-06-15 - 公布日： 2023-09-29 - 主分类号： G06F7/57 文献下载
摘要：本发明公开了一种支持包级运算的浮点乘加单元及其应用方法，本发明的浮点乘加单元，包括数据预处理模块、尾数乘法模块、指数差值模块、加数对阶移位模块、加法模块、前导零计算模块、规格化移位模块、尾数舍入模块、指数调整模块以及输出处理模块，其中为了支持包级运算和多种精度数据格式，乘加单元在传统的双精度浮点乘加单元结构进行了修改，主要对尾数乘法模块、指数差值模块以及加法模块进行了修改。
支持运算浮点单元及其应用方法

[发明专利]一种基于电量设置乘法器精度的功耗调整方法和装置-CN201810074937.1有效
发明人：廖裕民;强书连 -专利权人：福州瑞芯微电子股份有限公司
申请日： 2018-01-25 - 公布日： 2019-12-27 - 主分类号： G06F1/3212 文献下载
摘要：所述装置设置于电子设备中，所述方法可以根据当前电子设备的电量调整各个电源域的供电情况，进而调整当前进行神经网络计算的乘法器精度，具体则是在电子设备的电量充足时，尽可能开启更多地电源域，使得与这些电源域连接的乘加器均处于工作状态，以便采用更高精度的乘加器进行神经网络的乘法计算；反之，在电子设备的电量较低时，关闭部分电源域，以使得与关闭的电源域连接的乘加器处于不工作状态，以便采用相对较低精度的乘加器进行神经网络计算，从而达到节省功耗的目的
电子设备乘加器电源域电量乘法器神经网络计算方法和装置功耗调整不工作状态乘法计算电量调整神经网络装置设置地电源功耗供电

[发明专利]一种实时的多端口并行读写近存处理器-CN202211315708.7在审
发明人：杨镒铭;李潇然;吕世东;王乾;袁易扬;张锋;王兴华 -专利权人：北京理工大学
申请日： 2022-10-26 - 公布日： 2023-06-27 - 主分类号： G06F7/544 文献下载
摘要：所述近存处理器，采用多核共享存储近存设计、自定义原子级指令架构及定制实时变精度乘加器，包括与共享存储器相连的多个近存计算核；所述近存计算核中又有指令存储空间，控制端口输入原子级指令，每个近存计算核中计算模块又包含实时变精度乘加器，所述乘加器采用迭代结构。所述处理器能随时刷新数据缓存器中数据并实时读写共享存储器中数据；通过控制计算模块组成各种丰富算子，以支持除乘加计算以外的神经网络运算；将不同位宽的部分积结果通过加法器组合，能自适应于不同位宽且完成多种精度向量内积，在高主频下依然能单拍内完成乘加运算，从而提供极高的实时性。
一种实时多端并行读写处理器

[发明专利]用于乘加运算的人工神经网络的处理系统及方法-CN201810249510.0有效
发明人：杜子东;郭崎;陈天石;陈云霁 -专利权人：中国科学院计算技术研究所
申请日： 2016-04-18 - 公布日： 2021-08-03 - 主分类号： G06N3/063 文献下载
摘要：本公开提供了一种用于乘加运算的人工神经网络的处理系统及方法，其中，所述人工神经网络的处理系统，包括：多核心处理模块，其包括多个核心处理模块，用于执行神经网络运算中的乘加运算。本公开用于乘加运算的人工神经网络的处理系统及方法，其在神经网络处理系统中引入多核设计，从而提升神经网络处理系统的运算速度，使得神经网络处理系统性能更高，更加高效。
用于运算人工神经网络处理系统方法

[发明专利]一种sm2性能优化实现方法-CN202010992268.3有效
发明人：姜孟杉;王震;白健;安红章 -专利权人：中国电子科技网络信息安全有限公司
申请日： 2020-09-21 - 公布日： 2022-04-01 - 主分类号： H04L9/30 文献下载
摘要：本发明公开了一种sm2性能优化实现方法，其所述方法为针对sm2的椭圆曲线上的点运算进行优化，包括：(1)将椭圆曲线点的标准坐标转化到仿射坐标系；(2)在仿射坐标系下，使用预计算优化椭圆曲线点加、倍点和点乘运算过程本发明使用了转化仿射坐标和预计算来优化椭圆曲线点加、倍点和点乘运算过程，从而减少点加、倍点和点乘运算的次数，提高运算效率。
一种 sm2 性能优化实现方法

[发明专利]FPGA硬件加速器中非乘加类计算操作的优化方法和优化系统-CN202010773015.7在审
发明人：李嘉树;卢冕;张浩 -专利权人：第四范式（北京）技术有限公司
申请日： 2020-08-04 - 公布日： 2022-02-18 - 主分类号： G06F9/28 文献下载
摘要：提供一种FPGA硬件加速器中非乘加类计算操作的优化方法和优化系统，所述优化方法包括：通过将非乘加类计算操作拆解为多个基础运算，生成第一计算图；通过将第一计算图中的连续基础运算合并，获得至少一个合并运算；
fpga 硬件加速器中非乘加类计算操作优化方法系统

[发明专利]一种基于SM2椭圆曲线的签名验证算法的实现方法及系统-CN201710368280.5有效
发明人：王丽雪;熊晓明 -专利权人：广东工业大学
申请日： 2017-05-23 - 公布日： 2020-10-27 - 主分类号： H04L9/32 文献下载
摘要：该系统在SM2控制模块的控制下，通过与签名生成控制模块和签名验证控制模块进行通信，并调用随机数生成模块、密码杂凑模块、点乘运算模块、点加运算模块、模加运算模块、模减运算模块、模乘运算模块、模逆运算模块来实现数字签名的生成和验证在数字签名生成和验证过程中，点乘运算采用一种改进的部分使用一补数减法形式的点乘算法(PCS算法)，在签名生成过程中，模乘运算采用一种改进的Blakley模乘算法，并且采用并行运算的方法，同时进行模逆运算和模乘运算
一种基于 sm2 椭圆曲线签名验证算法实现方法系统