[发明专利]集成电路的制造方法无效
| 申请号： | 96120656.X | 申请日： | 1996-11-01 |
| 公开（公告）号： | CN1067801C | 公开（公告）日： | 2001-06-27 |
| 发明（设计）人： | 刘家成 | 申请（专利权）人： | 联华电子股份有限公司 |
| 主分类号： | H01L21/8232 | 分类号： | H01L21/8232 |
| 代理公司： | 永新专利商标代理有限公司 | 代理人： | 徐娴 |
| 地址： | 中国*** | 国省代码： | 台湾;71 |
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| 摘要： | 一种集成电路的制造方法，其步骤在硅半导体衬底上形成第一氧化硅垫层和第一氮化硅层，形成第一光致抗蚀剂图案，再蚀去第一氮化硅以形成第一氮化硅图案。以第一光致抗蚀剂图案作为离子注入掩模形成Ｎ掺杂区域。再形成第二光致抗蚀剂图案，并蚀去第一氮化硅图案以形成第二氮化硅图案。以第二光致抗蚀剂图案作为离子注入掩模，在Ｐ型硅半导体衬底形成Ｐ掺杂区域。再形成Ｎ及Ｐ阱区，同时形成氧化物，使在第二氮化硅图案与氧化物之间形成阶梯以作对准标记。 | ||
| 搜索关键词： | 集成电路 制造 方法 | ||
【主权项】：
1、一种集成电路的制造方法，包括以下步骤：(a)在P型硅半导体衬底上形成第一氧化硅垫层和第一氮化硅；(b)利用光刻技术形成第一光致抗蚀剂图案；(c)以所述第一光致抗蚀剂图案作为蚀刻掩模，利用蚀刻技术除去所述第一氮化硅以形成“第一氮化硅图案”；(d)以所述第一光致抗蚀剂图案作为离子注入掩模，透过“第一氧化硅垫层”进行N型离子注入，以在所述P型硅半导体衬底形成N掺杂区域，然后去除所述第一光致抗蚀剂图案；(e)利用光刻技术形成第二光致抗蚀剂图案；(f)以所述第二光致抗蚀剂图案作为蚀刻掩模，利用等离子体蚀刻技术除去所述第一氮化硅图案以形成第二氮化硅图案，而所述第二氮化硅图案的位置介于N阱区与P阱区之间；(g)以所述第二光致抗蚀剂图案作为离子注入掩模，透过“第一氧化硅垫层”进行P型离子注入，以在所述P型硅半导体衬底形成P掺杂区域，然后去除所述第二光致抗蚀剂图案；(h)进行阱区形成步骤，以活化所述N掺杂区域与P掺区域，以形成N阱区与P阱区，同时，阱区形成过程在所述“第二氮化硅图案”覆盖区域以外会形成氧化物；(i)去除所述“第二氮化硅图案”和“氧化物”；(j)形成第二氧化硅垫层和第三氮化硅层；(k)利用光刻技术形成第三光致抗蚀剂图案，并以所述第三光致抗蚀剂图案作为蚀刻掩模，利用蚀刻技术蚀去N阱区与P阱区之间的所述第三氮化硅，以露出所述第二氧化硅垫层，以形成“第三氮化硅图案”；在含氧气的高温环境中，以所述“第三氮化硅图案”作为氧化掩模，在露出的所述第二氧化硅垫层区域形成场氧化层。
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- 本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括提供半导体衬底，在所述半导体衬底上形成有目标材料层，所述目标材料层上形成有间隔设置的若干个第一芯轴；在所述第一芯轴的侧壁上形成第一间隙壁，且通过第一开口隔离相邻的所述第一间隙壁；在所述第一开口中填充第二芯轴；进行第一等离子体处理，以在所述第一芯轴和所述第二芯轴的顶部形成第一改性的芯轴材料层；去除所述第一改性的芯轴材料层以及所述第一间隙壁。本发明的方法，无需使用复杂的材料，成本低，过程简单，且形成的图形的形状规则，图形的转移精度高，进而提高了器件的性能和稳定性。
- 半导体器件和半导体器件的制造方法-201310205688.2
- 铃木和贵;是成贵弘 - 瑞萨电子株式会社
- 2013-05-29 - 2018-01-23 - H01L21/8232
- 本发明涉及半导体器件和半导体器件的制造方法。提供了能够减小源极电极间电阻RSS（导通）并且减小芯片大小的半导体器件。根据本发明的半导体器件包括芯片，其被分区为包括第一区域、第二区域和第三区域的三个区域；以及，公共漏极电极，其被设置在芯片的背表面上，其中，在第一和第三区域之间形成第二区域，在第一区域和第三区域中形成第一MOSFET，并且在第二区域中形成第二MOSFET。
- 集成电路及其制造方法和半导体器件-201710240263.3
- 安德烈亚斯·迈泽尔;卡尔-海因茨·格布哈特;蒂尔·施勒塞尔;德特勒夫·韦伯 - 英飞凌科技股份有限公司
- 2017-04-13 - 2017-11-24 - H01L21/8232
- 本发明涉及制造包括横向沟槽晶体管和逻辑电路元件的集成电路的方法、半导体器件和集成电路。本发明的方法包括在半导体衬底的第一主表面中形成多个栅极沟槽(S100)，其中，栅极沟槽形成为使得栅极沟槽的纵轴沿平行于第一主表面的第一方向延伸。该方法还包括形成沿与第一主表面平行的第二方向延伸的源极接触槽(S110)，第二方向垂直于第一方向，源极接触槽沿所述多个栅极沟槽延伸；形成源极区(S120)，包括穿过源极接触槽的侧壁引入掺杂剂来执行掺杂过程；以及在源极接触槽中填充牺牲材料(S130)。该方法还包括之后，形成逻辑电路元件的部件(S140)；然后从源极接触槽去除牺牲材料(S150)；以及在源极接触槽中填充源极导电材料(S160)。
- 一种半导体器件及其制造方法-201310379938.4
- 谢欣云 - 中芯国际集成电路制造（上海）有限公司
- 2013-08-27 - 2017-10-20 - H01L21/8232
- 本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。该方法包括S101在半导体衬底上形成包括伪栅极氧化层、伪栅极及栅极侧壁的前端器件，去除伪栅极氧化层和伪栅极；S102在栅极侧壁之间形成界面层和高k介电层；S103对位于拟形成P型高阈值电压晶体管和N型低阈值电压晶体管的区域的高k介电层进行氮化处理；S104对前端器件进行氮化后退火工艺；S105在高k介电层上形成金属栅极。该方法通过氮化处理工艺在N型低阈值电压晶体管和P型高阈值电压晶体管的高k介电层中引入氮元素，可有效实现对晶体管阈值电压的调节。本发明的半导体器件由于N型低阈值电压晶体管和P型高阈值电压晶体管的高k介电层掺杂有氮元素，具有良好的阈值电压。
- 在集成电路或印刷电路板中形成导电及电阻电路结构的方法-201680009910.3
- 本杰明·S·库克;胡安·亚力杭德罗·赫布佐默 - 德州仪器公司
- 2016-03-31 - 2017-09-26 - H01L21/8232
- 所描述的实例包含通过直写可变阻抗图案化使用基于纳米颗粒的金属化层或基于化学反应的沉积制造导电及电阻结构的方法(100)。在一些实例(100)中，将低导电率纳米颗粒材料沉积(110)于表面之上。在所施加的不同能级下，经由照明源功率调整及/或扫描速率调整选择性地照明(112、114、116)所述纳米颗粒材料，以用于选择性图案化烧结来创造包含梯度电阻电路结构的导电电路结构以及电阻电路结构，所述梯度电阻电路结构具有沿着结构长度改变的电阻率轮廓。另外实例包含方法，其中沉积或图案化非导电反应物层，且使用加成沉积来沉积不同量的第二溶液以与所述反应物层反应以形成可控导电结构。
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
