[发明专利]集成电路有效

专利信息
申请号: 202011004212.9 申请日: 2020-09-22
公开(公告)号: CN114255802B 公开(公告)日: 2023-09-15
发明(设计)人: 尚为兵;张凤琴 申请(专利权)人: 长鑫存储技术有限公司
主分类号: G11C11/4096 分类号: G11C11/4096;G11C11/4063;G11C11/4074
代理公司: 上海晨皓知识产权代理事务所(普通合伙) 31260 代理人: 成丽杰
地址: 230601 安徽省合肥市*** 国省代码: 安徽;34
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摘要: 发明实施例涉及半导体技术领域,公开了一种集成电路,所述集成电路包括:第一数据线组,所述第一数据线组包括阵列排布的多条本地数据线;第二数据线组,所述第二数据线组包括阵列排布的多条互补本地数据线,其中,多条所述互补本地数据线分别与多条所述本地数据线传输相位相反的信号;多个读取电路,响应于读取控制信号,用于在读操作期间读取所述本地数据线或所述互补本地数据线的信号,其中,多个所述读取电路分别与所述第一数据线组边缘的所述本地数据线电连接或与所述第二数据线组边缘的所述互补本地数据线连接。本发明提供的集成电路能够降低集成电路的功耗,以改善集成电路的性能。
搜索关键词: 集成电路
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  • 用于在非易失性存储器中利用非传统(例如,基于概率或统计的)刷新方案的方法和设备。在一个实施例中,所述存储器在其性能方面表征,例如基于装置单元内的电容随时间推移的衰减的统计数据,基于BER(位错误率)作为刷新率的函数进行表征。在一个变型中,容错应用利用非传统刷新(或未刷新)存储器和增强的存储器带宽,因为刷新操作已经减少或消除。在另一变型中,基于所述存储器装置的指定最小允许性能水平修改现有刷新方案。在又一实施例中,不容错的应用以减少或消除的刷新来操作存储器,并且随着时间的推移,存储器中未被存储器的假定随机读取/写入操作充分刷新的单元或区域被主动刷新。
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  • 2023-02-24 - 2023-05-12 - G11C11/4096
  • 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器,通过设置读取控制组件和存储组件,存储组件包括第一晶体管,该第一晶体管的栅极用于存储数据,该存储数据由写入位线输入,通过不利用独立电容存储数据的设计方法,相比传统的存储电路单元具有更高的集成密度,极大节省传统技术中独立电容所带来的面积消耗,上述第一晶体管的漏极与上述读取控制组件电连接,在上述DRAM存储单元读取数据的情况下,通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差,避免了使上述第一晶体管的栅极产生电势差,阻止了栅极内存储数据的因电势差产生的流失,相比于传统的存储单元设计,提供了更好的电荷隔离效果。
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  • 本公开涉及防止偏置温度不稳定性的功率节省模式切换。用于在配置成接收用于存储器装置的多个命令类型的命令流水线中引入切换信号的系统和方法。切换电路系统配置成当所述存储器装置处于功率节省模式中且所述命令流水线不含有效命令时,将所述切换信号引入到所述命令流水线的至少一部分中。当在所述功率节省模式期间断言在所述功率节省模式中无效的命令时,通过停用数据选通来阻止所述切换引起写入。
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