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[发明专利]集成电路-CN202011004212.9有效
发明人：尚为兵;张凤琴 -专利权人：长鑫存储技术有限公司
申请日： 2020-09-22 - 公布日： 2023-09-15 - 主分类号： G11C11/4096 文献下载
摘要：本发明实施例涉及半导体技术领域，公开了一种集成电路，所述集成电路包括：第一数据线组，所述第一数据线组包括阵列排布的多条本地数据线；第二数据线组，所述第二数据线组包括阵列排布的多条互补本地数据线，其中，多条所述互补本地数据线分别与多条所述本地数据线传输相位相反的信号；多个读取电路，响应于读取控制信号，用于在读操作期间读取所述本地数据线或所述互补本地数据线的信号，其中，多个所述读取电路分别与所述第一数据线组边缘的所述本地数据线电连接或与所述第二数据线组边缘的所述互补本地数据线连接。本发明提供的集成电路能够降低集成电路的功耗，以改善集成电路的性能。
集成电路

[发明专利]一种存储器数据写入方法、装置、存储介质和电子设备-CN202311016650.0在审
发明人：亚历山大;刘睿 -专利权人：浙江力积存储科技有限公司
申请日： 2023-08-14 - 公布日： 2023-09-12 - 主分类号： G11C11/4096 文献下载
摘要：本发明提供了一种存储器数据写入方法，包括：提供地址时钟，输入第一写命令信号；对第一写命令信号进行处理得到第二写命令信号；进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收；对第二写命令信号进行处理得到第三写命令信号，所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收；将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。能够提高时钟域转换的准确性。本发明还提供了一种存储器数据写入装置、存储介质和电子设备。
一种存储器数据写入方法装置存储介质电子设备

[发明专利]存储电路、数据传输电路和存储器-CN202210174060.X在审
发明人：李红文;尚为兵;高恩鹏;冀康灵 -专利权人：长鑫存储技术有限公司
申请日： 2022-02-24 - 公布日： 2023-09-05 - 主分类号： G11C11/4096 文献下载
摘要：本公开涉及半导体电路设计领域，特别涉及一种存储电路、数据传输电路和存储器，包括：平行于数据传输区域设置的至少一个存储结构，每一存储结构包括在第一方向上相邻设置的第一存储阵列和第二存储阵列，第一存储阵列与数据传输区域的距离小于第二存储阵列与数据传输区域的距离，第一方向为靠近数据传输区域的方向；第一存储阵列中包含读写模块和转发模块，第二存储阵列中包含读写模块，第一存储阵列基于第一存储阵列中的读写模块与数据传输区域进行数据交互，第二存储阵列基于第二存储阵列中的读写模块和第一存储阵列中的转发模块与数据传输区域进行数据传输，以提高存储器的读写数据传输效率，并保证数据传输的准确性。
存储电路数据传输存储器

[发明专利]用于改进DDR存储器装置中的写入前同步码的系统和方法-CN201880060526.5有效
发明人： D·B·彭妮;D·R·布朗;G·L·霍韦 -专利权人：美光科技公司
申请日： 2018-08-02 - 公布日： 2023-09-05 - 主分类号： G11C11/4096 文献下载
摘要：一种存储器装置包含数据写入电路系统。所述数据写入电路系统经配置以捕获经由外部输入/输出I/O接口接收的第一写入命令。所述数据写入电路系统进一步经配置以在捕获所述第一写入命令后，在数据选通DQS域中生成第一内部写入开始InternalWrStart。所述数据写入电路系统另外经配置以基于所述第一InternalWrStart将第一一或多个数据位写入至少一个存储器存储体中，其中在所述存储器装置内部生成所述第一InternalWrStart。
用于改进 ddr 存储器装置中的写入同步系统方法

[发明专利]写入转换电路和存储器-CN202310357951.3有效
发明人：王佳 -专利权人：长鑫存储技术有限公司
申请日： 2023-04-06 - 公布日： 2023-08-22 - 主分类号： G11C11/4096 文献下载
摘要：本公开提供一种写入转换电路和存储器，包括第一锁存电路，第一锁存电路设有第一输入端、第二输入端、第三输入端、控制端和输出端。第一锁存电路的第一输入端接收第一数据，第一锁存电路的第二输入端接收第一输入信号，第一输入信号是基于第二数据生成的，第一锁存电路的第三输入端接收第一标识信号的反相信号，第一锁存电路的控制端接收第二标识信号。第一锁存电路在输出端输出第一数据或者第二数据。其中，第一标识信号为压缩写模式的标识信号；第二标识信号和第一标识信号共同确定第一锁存电路的数据写模式，数据写模式包括压缩写模式和正常写模式。
写入转换电路存储器

[发明专利]用于每单元1.5位电荷分布的系统及方法-CN202180080604.X在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2021-10-25 - 公布日： 2023-08-08 - 主分类号： G11C11/4096 文献下载
摘要：本公开描述存储器单元(105)，其包含可通过补偿影响存储器单元(105)的非所要本征电荷来存储及感测三种相异存储器状态(305、310、315)的两个参考电压(465及470)。尽管本文中描述的实施例参考三种存储器状态(305、310、315)，但应了解，在其它实施例中，存储器单元(105)可使用所描述方法及技术存储或感测多于三种电荷分布(430、435、440)。在第一存储器状态(305)中，编程电压或感测电压可高于第一参考电压(465)及第二参考电压(470)。在第二存储器状态(310)中，外加电压或感测电压可在第一参考电压(465)与第二参考电压(470)之间。在第三存储器状态(315)中，外加电压或感测电压可低于第一参考电压(465)及第二参考电压(470)。因而，存储器单元(105)可存储及检索三种存储器状态(305、310、315)。
用于单元 1.5 电荷分布系统方法

[发明专利]用于存储器中数据交换网络的设备及方法-CN201880020125.7有效
发明人： P·V·莱亚 -专利权人：美光科技公司
申请日： 2018-03-09 - 公布日： 2023-07-21 - 主分类号： G11C11/4096 文献下载
摘要：本发明包含用于存储器中数据交换网络的设备及方法。实例设备包含存储器单元阵列。感测电路可选择地耦合到所述存储器单元阵列。输入/输出I/O线经共享为与所述阵列相关联的用于存储器中数据交换的数据路径。存储器中数据交换网络可选择地耦合到所述相应共享I/O线。控制器经配置以耦合到所述存储器中数据交换网络且引导交换协议的启用。
用于存储器数据交换网络设备方法

[发明专利]半导体存储装置-CN201810817035.2有效
发明人：中里高明;川澄笃 -专利权人：铠侠股份有限公司
申请日： 2018-07-24 - 公布日： 2023-06-30 - 主分类号： G11C11/4096 文献下载
摘要：一实施方式提供一种能够容易地将存储单元变成高电阻状态或低电阻状态的半导体存储装置。根据一实施方式，提供一种具有第1线、第2线、第1存储单元及控制电路的半导体存储装置。第1线在第1方向上延伸。第2线在第2方向上延伸。第1存储单元包含相变元件。第1存储单元配置在第1线与第2线之间。控制电路具有预先设定的电压。在对第1存储单元执行写入动作时，控制电路在第1期间，经由第1线及第2线对第1存储单元的两端施加比预先设定的电压高的电压，在第2期间，经由第1线及第2线对第1存储单元的两端施加预先设定的电压。第2期间是继第1期间之后的期间。
半导体存储装置

[发明专利]DRAM存储单元电路及DRAM存储器-CN202310194312.X在审
发明人：汪令飞;卢年端;王桂磊;赵超;李泠 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-02-24 - 公布日： 2023-06-23 - 主分类号： G11C11/4096 文献下载
摘要：本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，通过设置读取控制组件和存储组件，存储组件包括第一晶体管，该第一晶体管的栅极用于存储由与上述读取控制组件相连的读取写入位线的输入的数据，通过不利用独立电容存储数据的设计方法，相比传统的存储电路单元具有更高的集成密度，极大节省传统技术中独立电容所带来的面积消耗，上述第一晶体管的漏极与上述读取控制组件电连接，在上述DRAM存储单元读取数据的情况下，通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差，避免了使上述第一晶体管的栅极产生电势差，阻止了栅极内存储数据的因电势差产生的流失，从而提供了更好的电荷隔离效果。
dram 存储单元电路存储器

[发明专利]用于易失性存储器装置中的概率性刷新的方法和设备-CN202180054230.4在审
发明人： D·N·赫尔顿;J·赫里茨;J·D·哈姆斯 -专利权人：美光科技公司
申请日： 2021-09-03 - 公布日： 2023-06-06 - 主分类号： G11C11/4096 文献下载
摘要：用于在非易失性存储器中利用非传统(例如，基于概率或统计的)刷新方案的方法和设备。在一个实施例中，所述存储器在其性能方面表征，例如基于装置单元内的电容随时间推移的衰减的统计数据，基于BER(位错误率)作为刷新率的函数进行表征。在一个变型中，容错应用利用非传统刷新(或未刷新)存储器和增强的存储器带宽，因为刷新操作已经减少或消除。在另一变型中，基于所述存储器装置的指定最小允许性能水平修改现有刷新方案。在又一实施例中，不容错的应用以减少或消除的刷新来操作存储器，并且随着时间的推移，存储器中未被存储器的假定随机读取/写入操作充分刷新的单元或区域被主动刷新。
用于易失性存储器装置中的概率刷新方法设备

[发明专利]DRAM存储单元电路及DRAM存储器-CN202310192040.X在审
发明人：汪令飞;卢年端;王桂磊;赵超;李泠 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-02-24 - 公布日： 2023-05-12 - 主分类号： G11C11/4096 文献下载
摘要：本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，通过设置读取控制组件和存储组件，存储组件包括第一晶体管，该第一晶体管的栅极用于存储数据，该存储数据由写入位线输入，通过不利用独立电容存储数据的设计方法，相比传统的存储电路单元具有更高的集成密度，极大节省传统技术中独立电容所带来的面积消耗，上述第一晶体管的漏极与上述读取控制组件电连接，在上述DRAM存储单元读取数据的情况下，通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差，避免了使上述第一晶体管的栅极产生电势差，阻止了栅极内存储数据的因电势差产生的流失，相比于传统的存储单元设计，提供了更好的电荷隔离效果。
dram 存储单元电路存储器

[发明专利]半导体存储器装置和操作半导体存储器装置的方法-CN202211267255.5在审
发明人：张晋熏;金经纶 -专利权人：三星电子株式会社
申请日： 2022-10-17 - 公布日： 2023-04-21 - 主分类号： G11C11/4096 文献下载
摘要：提供半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括存储器单元阵列以及多个数据输入/输出(I/O)引脚。所述多个数据I/O引脚被配置为接收将被存储在存储器单元阵列中的写入数据或输出存储在存储器单元阵列中的读取数据。所述半导体存储器装置被配置为执行突发操作，在突发操作中，基于从外部存储器控制器接收的单个命令，包括多个数据位的单个数据集通过所述多个数据I/O引脚而被输入或输出。所述多个数据I/O引脚的数量对应于不是二的乘方的整数。表示突发操作的单位的突发长度对应于不是二的乘方的整数。
半导体存储器装置操作方法

[发明专利]存储器装置-CN202210920554.8在审
发明人：李硕汉;姜信行;孙教民 -专利权人：三星电子株式会社
申请日： 2022-08-02 - 公布日： 2023-03-28 - 主分类号： G11C11/4096 文献下载
摘要：提供了存储器装置。所述存储器装置包括：存储器单元阵列；存储器中处理(PIM)电路，被配置为执行处理操作；以及控制逻辑电路，被配置为控制正常模式和内部处理模式。控制逻辑电路在内部处理模式下将通过PIM电路的处理操作获得的操作结果写入存储器单元阵列中，并且将从存储器单元阵列读取的读取数据提供给PIM电路。
存储器装置

[发明专利]包含并行管线控制的设备和其制造方法-CN202210835787.8在审
发明人： N·S·斯里拉姆;K·马组德尔;藤巻亮;宫野和孝;上村裕 -专利权人：美光科技公司
申请日： 2022-07-15 - 公布日： 2023-03-07 - 主分类号： G11C11/4096 文献下载
摘要：本申请案涉及包含并行管线控制的设备和其制造方法。本发明描述与跨越并行处理管线协调一组定时关键操作有关的方法、设备和系统。所述协调可包含：当所述操作之间的间隔对应于管线数目时，使用(1)与对应管线相关联的电路系统来产生与所述定时临界操作相关联的启用信号，或当所述间隔不为所述管线数目的因数时，使用(2)与非对应或另一管线相关联的电路系统。
包含并行管线控制设备制造方法

[发明专利]芯片结构、数据读取处理方法及芯片结构制造方法-CN202010999083.5有效
发明人：沈亮;程文静 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2020-09-22 - 公布日： 2023-03-07 - 主分类号： G11C11/4096 文献下载
摘要：本申请公开了一种芯片结构、数据读取处理方法及芯片结构制造方法。本申请芯片结构，通过将两颗及以上芯片采用三维集成的晶圆级键合方式垂直互连，扩大了芯片的容量；通过在芯片的外围控制电路中新增的互连控制模块可实现数据的快速传输，消除不同芯片之间“数据传输中断”的影响。本申请芯片结构可以应用于需要便携小型化的设备中。
芯片结构数据读取处理方法制造

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