[发明专利]一种超限学习机的运算加速系统及方法在审
| 申请号： | 201910887896.2 | 申请日： | 2019-09-19 |
| 公开（公告）号： | CN110737472A | 公开（公告）日： | 2020-01-31 |
| 发明（设计）人： | 李海东;徐丽华;崔东顺;钱兴;黄广斌 | 申请（专利权）人： | 烟台市广智微芯智能科技有限责任公司 |
| 主分类号： | G06F9/30 | 分类号： | G06F9/30;G06N3/04;G06N3/08 |
| 代理公司： | 11624 北京卓岚智财知识产权代理事务所(特殊普通合伙) | 代理人： | 郭智 |
| 地址： | 264000 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明实施例提供一种超限学习机(ELM)的运算加速系统及方法，其中，所述系统通过现场可编程门阵列(FPGA)对超限学习机的计算过程进行硬件加速，包括：数据输入并行化单元，用于接收待处理数据并将其输入并行独立运算通路中；矩阵并行乘加计算单元，用于将超限学习机的配置信息及各并行的运算通道中的数据进行并行矩阵乘加运算后获得所述超限学习机的隐层输入数据；激活函数加速单元，用于对所述隐层输入数据的激活函数进行加速运算获得隐层输出数据；加速非连续乘加单元，对隐层输出数据进行加速非连续乘加后输出，获得对所述待处理数据的处理结果。根据本发明的技术方案实现了提高超限学习机的运算速度和降低其功耗的效果。 | ||
| 搜索关键词： | 学习机 超限 隐层 运算 并行 待处理数据 激活函数 输出数据 非连续 现场可编程门阵列 矩阵 并行矩阵 乘加单元 乘加运算 计算单元 计算过程 加速单元 加速系统 配置信息 硬件加速 运算通路 并行化 功耗 输出 | ||
【主权项】：
1.一种超限学习机的运算加速系统，其特征在于，通过现场可编程门阵列FPGA对超限学习机的计算过程进行硬件加速，所述系统包括：/n数据输入并行化单元，用于接收待处理数据并将所述待处理数据输入并行运算通路中；/n矩阵并行乘加计算单元，用于读取超限学习机的配置信息及各并行的运算通道中的数据进行并行矩阵乘加运算后获得所述超限学习机的隐层输入数据，并将隐层输入数据输出至激活函数加速单元；/n激活函数加速单元，用于对所述隐层输入数据的激活函数进行加速运算获得隐层输出数据，并将隐层输出数据输出到加速非连续乘加单元；/n加速非连续乘加单元，用于接收从激活函数加速单元输出的隐层输出数据，对隐层输出数据加速非连续乘加后输出获得对所述待处理数据的处理结果。/n
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- 一种处理器，包括压缩数据寄存器以及用于对数据元素选择和合并指令进行解码的解码单元。指令要具有第一源压缩数据操作数(其要具有多个数据元素)和第二源操作数(其要具有多个屏蔽元素)。各屏蔽元素对应于相同相对位置中的不同数据元素。执行单元与解码单元耦合。执行单元响应指令而要在要通过指令所指示的目的地存储位置中存储结果压缩数据操作数。结果压缩数据操作数要包括第一源压缩数据操作数的所有数据元素，其对应于在结果压缩数据操作数的一部分中合并在一起的第二源操作数的未屏蔽的屏蔽元素。
- 使用低精度和高精度的混合推理-201910973729.X
- E·乌尔德-阿迈德-瓦尔;B·拉克舍玛南;T·史佩斯曼;J·雷;P·T·唐;M·斯特里克兰德;陈晓明;姚安邦;B·J·阿什博;L·L·赫德;马立伟 - 英特尔公司
- 2018-04-23 - 2019-12-06 - G06F9/30
- 本申请公开了使用低精度和高精度的混合推理。一个实施例提供了一种用于执行机器学习操作的计算设备，所述计算设备包括：指令解码逻辑，所述指令解码逻辑用于将包括多个操作数的单个指令解码成单个经解码指令，所述多个操作数具有不同的精度；以及包括第一逻辑单元和第二逻辑单元的通用图形计算单元，所述通用图形计算单元用于执行所述单个经解码指令，其中，执行所述单个经解码指令包括以第一精度对所述多个操作数中的第一组操作数执行第一指令操作，并且同时以第二精度对所述多个操作数中的第二组操作数执行第二指令操作。
- 专利分类
