[发明专利]一种VDMOS及其制造方法在审
| 申请号： | 201910674562.7 | 申请日： | 2019-07-25 |
| 公开（公告）号： | CN110299402A | 公开（公告）日： | 2019-10-01 |
| 发明（设计）人： | 李学会;黄昌民 | 申请（专利权）人： | 无锡昌德微电子股份有限公司 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L29/78;H01L21/336 |
| 代理公司： | 北京国昊天诚知识产权代理有限公司 11315 | 代理人： | 程爽 |
| 地址： | 214000 江苏省无锡市新*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种VDMOS及其制造方法。VDMOS的制造方法包括：设置衬底；在衬底上设置外延层，外延层包括依次设置的P柱、N柱、P阱和耗尽层，P柱、P阱和耗尽层均位于元胞外延层相对的两侧上，在两个P柱之间设置N柱；在外延层上设置多晶硅栅；P阱注入区域在衬底上的正投影面与多晶硅栅在衬底上的正投影面不重叠。相对于现有技术中耗尽型VDMOS P阱注入区域在衬底上的正投影面与多晶硅栅在衬底上的正投影面部分重叠而需要P阱具有足够的注入宽度后导致芯片面积较大，本申请的P阱注入区域与多晶硅栅在衬底上的正投影不重叠，使得P阱注入宽度减小，元胞密度加大，从而减小芯片面积。超结结构的采用进一步使导通电阻减小，从而进一步减小芯片面积。 | ||
| 搜索关键词： | 衬底 多晶硅栅 正投影面 外延层 注入区域 减小 芯片 不重叠 耗尽层 元胞 制造 超结结构 导通电阻 宽度减小 密度加大 依次设置 耗尽型 正投影 申请 | ||
【主权项】：
1.一种VDMOS，其特征在于，包括若干个相互并联的元胞，所述每个元胞包括依次层叠的衬底、外延层和多晶硅栅；所述外延层包括P柱、N柱、P阱和耗尽层，所述P柱位于所述元胞中外延层上的两相对侧，所述P阱位于所述P柱的上方，所述耗尽层位于所述P阱的上方，所述N柱设置于所述两P柱之间，沿所述衬底的横向延伸方向，所述P柱的尺寸小于所述N柱的尺寸。
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