[发明专利]半导体互连结构及其制备方法在审

专利信息
申请号: 201711155061.5 申请日: 2017-11-20
公开(公告)号: CN107946234A 公开(公告)日: 2018-04-20
发明(设计)人: 不公告发明人 申请(专利权)人: 睿力集成电路有限公司
主分类号: H01L21/768 分类号: H01L21/768;H01L23/532
代理公司: 上海光华专利事务所(普通合伙)31219 代理人: 余明伟
地址: 230000 安徽省合肥市*** 国省代码: 安徽;34
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摘要: 发明提供一种半导体互连结构及其制备方法。制备方法包括步骤1)提供一衬底,衬底内形成有至少一个需进行金属填充的接触孔,接触孔具有孔侧壁和孔底部;2)于衬底的上表面及接触孔的孔侧壁和孔底部上形成金属成核层;3)在第一温度条件下于成核层上沉积第一金属层;4)在第二温度条件下于第一金属层上沉积第二金属层,其中,第二温度大于第一温度。采用本发明的半导体互连结构的制备方法制备的半导体互连结构的各个膜层之间的黏合更为紧密,且没有孔洞,因此最终填充完成的接触孔的整体电阻率下降,能避免因孔洞和高电阻导致器件的断路、接触不良甚至器件失效等问题,从而有效提高器件性能和生产良率,降低生产成本。
搜索关键词: 半导体 互连 结构 及其 制备 方法
【主权项】:
一种半导体互连结构的制备方法,其特征在于,包括如下步骤:1)提供一衬底,所述衬底内形成有至少一个需进行金属填充的接触孔,所述接触孔具有孔侧壁和孔底部;2)于所述衬底的上表面及所述接触孔的所述孔侧壁和所述孔底部上形成金属成核层;3)在第一温度条件下于所述成核层上沉积第一金属层;其中,所述第一金属层覆盖所述成核层,所述第一金属层包括位于所述孔底部的第一部位以及位于所述孔侧壁且连接所述第一部位的第二部位,所述第一部位在垂直向的厚度和所述第二部位在水平向的厚度的两者比值大于等于1,并且所述第一部位在垂直向的厚度小于等于所述接触孔的垂直向深度的二分之一;4)在第二温度条件下于所述第一金属层上沉积第二金属层,所述第二金属层填满所述接触孔在形成所述第一金属层后的空隙,沉积所述第二金属层的材料与沉积所述第一金属层的材料相同,所述第二温度大于所述第一温度。
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