[发明专利]半导体互连结构及其制备方法

说明书

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体互连结构及其制备方法。

背景技术

半导体器件制造中，互连结构的制造是非常重要的部分。所谓互连结构(interconnect)通常是指将同一芯片内的各个独立结构连接起来以使器件能实现一定功能的结构，而位于不同位置的互连结构一般被冠以不同的名称，比如有源区、多晶硅与金属层之间的互连结构一般称为接触孔(contact)，而不同金属层之间的连接则常称为通孔(via)。无论是接触孔还是通孔，其一般都是通过往接触孔/通孔内填充金属以使不同的结构之间实现电连接。随着半导体制造技术的飞速发展，半导体产品的集成度越来越高，组件的关键尺寸缩小到30纳米以下使得互连结构的制造面临的挑战越来越大。因为单位面积内的组件数量不断增加，原有的平面布线已经不能满足要求而只能采用多层布线技术，即充分拓展芯片的垂直空间，在各层布线之间大量利用接触孔/通孔等互连结构进行电连接，以进一步提高器件的集成密度，但多层布线结构中，接触孔/通孔的深宽比(aspect ratio)越来越大，用现有的PVD溅射方法或单一的高温CVD沉积方法往这种高深宽比的接触孔/通孔内填充金属越来越难，而且用现有的方法填充的接触孔/通孔极容易出现如图1中所示的孔洞10(void)导致器件产生断路等不良，此外，因填充的金属的电阻太高使得器件出现接触不良、延时增加等问题导致器件性能下降甚至失效，并最终导致生产良率下降与生产成本上升。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体互连结构及其制备方法，用于解决现有技术中在接触孔/通孔的金属填充过程中容易出现孔洞以及填充的金属电阻太高导致器件出现断路、接触不良甚至器件失效等问题。

为实现上述目的及其他相关目的，本发明提供一种半导体互连结构的制备方法，所述半导体互连结构的制备方法至少包括如下步骤：1)提供一衬底，所述衬底内形成有至少一个需进行金属填充的接触孔，所述接触孔具有孔侧壁和孔底部；2)于所述衬底的上表面及所述接触孔的所述孔侧壁和所述孔底部上形成金属成核层；3)在第一温度条件下于所述成核层上沉积第一金属层；其中，所述第一金属层覆盖所述成核层，所述第一金属层包括位于所述孔底部的第一部位以及位于所述孔侧壁且连接所述第一部位的第二部位，所述第一部位在垂直向的厚度和所述第二部位在水平向的厚度的两者比值大于等于1，并且所述第一部位在垂直向的厚度小于等于所述接触孔的垂直向深度的二分之一；4)在第二温度条件下于所述第一金属层上沉积第二金属层，所述第二金属层填满所述接触孔在形成所述第一金属层后的空隙，沉积所述第二金属层的材料与沉积所述第一金属层的材料相同，所述第二温度大于所述第一温度。

优选地，所述步骤1)中，所述接触孔的深宽比大于2。

优选地，所述步骤2)中，所述步骤2)中，采用化学气相沉积工艺形成所述成核层，用于形成所述成核层的反应物包含六氟化钨(WF₆)和硅烷(SiH₄)；所述步骤3)中，采用化学气相沉积工艺沉积所述第一金属层，用于形成所述第一金属层的反应物包含六氟化钨(WF₆)和氢气(H₂)；所述步骤4)中，采用化学气相沉积工艺沉积所述第二金属层，用于形成所述第二金属层的反应物包含六氟化钨(WF₆)和氢气(H₂)。

优选地，所述步骤2)中，形成所述成核层的温度介于250℃～300℃，所述成核层的沉积时间介于40s～50s，所述成核层的厚度介于

优选地，所述步骤3)中，所述第一温度介于250℃～300℃；所述步骤4)中，所述第二温度介于390℃～400℃。

更优选地，所述步骤3)中，所述第一金属层的沉积时间介于80s～90s，所述第一金属层的厚度介于所述步骤4)中，所述第二金属层的沉积时间介于120s～150s，所述第二金属层的厚度介于

优选地，所述步骤2)之前还包括于所述衬底表面上和所述接触孔中形成黏合阻挡层的步骤，所述步骤2)中，所述成核层形成于所述黏合阻挡层上。

优选地，所述步骤4)之后还包括的步骤：对所述步骤4)得到的结构进行化学机械研磨，以去除所述衬底上表面的所述成核层、所述第一金属层及所述第二金属层。

优选地，所述步骤3)沉积的所述第一金属层的电阻率小于所述步骤4)沉积的所述第二金属层的电阻率，且所述步骤4)后填充完成的所述接触孔没有孔洞。