[发明专利]具有存储器阵列的处理器有效
| 申请号： | 201710947167.2 | 申请日： | 2017-10-12 |
| 公开（公告）号： | CN108133268B | 公开（公告）日： | 2020-07-03 |
| 发明（设计）人： | G·葛兰·亨利;道格拉斯·R·瑞德 | 申请（专利权）人： | 上海兆芯集成电路有限公司 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/06 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 11006 | 代理人： | 梁挥;钟强 |
| 地址： | 201203 上海市张*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 一种处理器，包括神经网络单元(NNU)和包括处理核心和高速缓存存储器的处理复合体(PC)。NNU包括神经处理单元(NPU)、高速缓存控制逻辑电路(CCL)和存储器阵列(MA)。为了从MA操作以保存用于NPU的阵列的神经网络权重的第一模式转换到MA和CCL作为牺牲高速缓存而操作的第二模式，CCL响应于逐出请求而开始将逐出的高速缓存行缓存到MA中，及响应于加载请求而开始向PC提供在MA中命中的行。为了从所述第二模式转换到所述第一模式，CCL使MA的所有行无效，响应于逐出请求而停止将逐出的高速缓存行缓存到MA中，及响应于加载请求而停止向PC提供行。 | ||
| 搜索关键词： | 具有 存储器 阵列 处理器 | ||
【主权项】：
一种处理器，包括：至少一个处理复合体，其包括至少一个处理核心和至少一个高速缓存存储器；及神经网络单元(NNU)，其包括：神经处理单元(NPU)的阵列；高速缓存控制逻辑电路；及存储器阵列，所述存储器阵列选择性地耦合到NPU的阵列和所述高速缓存控制逻辑电路；其中为了从所述存储器阵列操作以保存由所述NPU的阵列读取的神经网络权重的第一模式转换到所述存储器阵列和高速缓存控制逻辑电路作为用于所述处理复合体的牺牲高速缓存而操作的第二模式：响应于从所述处理复合体接收的逐出请求，所述高速缓存控制逻辑电路开始将逐出的高速缓存行缓存到所述存储器阵列中；及响应于来自所述处理复合体的加载请求，所述高速缓存控制逻辑电路开始向所述处理复合体提供在所述存储器阵列中命中的高速缓存行；及其中为了从所述第二模式转换到所述第一模式：所述高速缓存控制逻辑电路使所述存储器阵列的所有高速缓存行无效；响应于从所述处理复合体接收的逐出请求，所述高速缓存控制逻辑电路停止将逐出的高速缓存行缓存到所述存储器阵列中；及响应于从所述处理复合体接收的加载请求，所述高速缓存控制逻辑电路停止向所述处理复合体提供高速缓存行。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于上海兆芯集成电路有限公司，未经上海兆芯集成电路有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201710947167.2/，转载请声明来源钻瓜专利网。
