[发明专利]具有存储器阵列的处理器

权利要求书

1.一种处理器，包括：

至少一个处理复合体，其包括至少一个处理核心和至少一个高速缓存存储器；及

神经网络单元，其包括：

神经处理单元的阵列；

高速缓存控制逻辑电路；及

存储器阵列，所述存储器阵列选择性地耦合到神经处理单元的阵列和所述高速缓存控制逻辑电路；

其中为了从所述存储器阵列操作以保存由所述神经处理单元的阵列读取的神经网络权重的第一模式转换到所述存储器阵列和高速缓存控制逻辑电路作为用于所述处理复合体的牺牲高速缓存而操作的第二模式：

响应于从所述处理复合体接收的逐出请求，所述高速缓存控制逻辑电路开始将逐出的高速缓存行缓存到所述存储器阵列中；及

响应于来自所述处理复合体的加载请求，所述高速缓存控制逻辑电路开始向所述处理复合体提供在所述存储器阵列中命中的高速缓存行；及

其中为了从所述第二模式转换到所述第一模式：

所述高速缓存控制逻辑电路使所述存储器阵列的所有高速缓存行无效；

响应于从所述处理复合体接收的逐出请求，所述高速缓存控制逻辑电路停止将逐出的高速缓存行缓存到所述存储器阵列中；及

响应于从所述处理复合体接收的加载请求，所述高速缓存控制逻辑电路停止向所述处理复合体提供高速缓存行。

2.根据权利要求1所述的处理器，其中所述神经网络单元还包括：

选择逻辑电路，所述选择逻辑电路选择性地将所述存储器阵列耦合到所述高速缓存控制逻辑电路和所述神经处理单元的阵列，所述选择逻辑电路具有模式输入；

其中为了从所述第一模式转换到所述第二模式：

切换所述模式输入，以使所述选择逻辑电路将所述存储器阵列耦合到所述高速缓存控制逻辑电路；及

其中为了从所述第二模式转换到所述第一模式：

切换所述模式输入，以使所述选择逻辑电路将所述存储器阵列耦合到所述神经处理单元的阵列。

3.根据权利要求1所述的处理器，

其中当在所述第二模式中操作时，即使当所述逐出的高速缓存行具有修改状态时，响应于从所述处理复合体接收的逐出请求，所述高速缓存控制逻辑电路将逐出的高速缓存行缓存到所述存储器阵列中；及

其中为了从所述第二模式转换到所述第一模式：

所述高速缓存控制逻辑电路在使具有修改状态的所述存储器阵列中的高速缓存行无效之前将其回写到系统存储器。

4.根据权利要求1所述的处理器，

其中为了从所述第二模式转换到所述第一模式：

所述高速缓存控制逻辑电路将任何随后接收到的逐出请求和加载请求转发到系统存储器控制器。

5.一种用于操作处理器的方法，所述处理器具有神经网络单元及包括至少一个处理核心和至少一个高速缓存存储器的至少一个处理复合体，所述神经网络单元具有神经处理单元的阵列、高速缓存控制逻辑和存储器阵列，所述存储器阵列选择性地耦合到神经处理单元的阵列和所述高速缓存控制逻辑电路，所述方法包括：

从所述存储器阵列操作以保存由所述神经处理单元的阵列读取的神经网络权重的第一模式转换到所述存储器阵列和高速缓存控制逻辑电路作为用于所述处理复合体的牺牲高速缓存而操作的第二模式，包括：

响应于从所述处理复合体接收的逐出请求，所述高速缓存控制逻辑电路开始将逐出的高速缓存行缓存到所述存储器阵列中；及

响应于来自所述处理复合体的加载请求，所述高速缓存控制逻辑电路开始向所述处理复合体提供在所述存储器阵列中命中的高速缓存行；及

从所述第二模式转换到所述第一模式，包括：

所述高速缓存控制逻辑电路使所述存储器阵列的所有高速缓存行无效；

响应于从所述处理复合体接收的逐出请求，所述高速缓存控制逻辑电路停止将逐出的高速缓存行缓存到所述存储器阵列中；及

响应于从所述处理复合体接收的加载请求，所述高速缓存控制逻辑电路停止向所述处理复合体提供高速缓存行。