[发明专利]一种用于封装级别可靠性测试的MOS结构及其制备方法

摘要

本发明方法提出一种用于封装级别可靠性测试的MOS结构，其等效电路为：栅极，漏极、源极和衬底为连接点，源极与衬底相连为等电位点，在漏极和衬底之间添加一个电容，使其与被测MOS的输出电容C_DS并联。本发明还提出用于封装级别可靠性测试的MOS结构的制备方法，利用原有MOS结构的制程，在被测MOS结构内部增加电容，以有源区为下极板，栅氧层为介质，以多晶为上极板，再利用原有MOS制程中的接触孔和金属使该电容上极板与MOS结构的漏极的连接，下极板与MOS结构的衬底连接，实现与该MOS结构原有的输出电容C_DS并联，从而改变其实际输出电容的电容值，既而改变外加频率，实现其与工频(50Hz)发生共振的条件无法得到满足，达到避免可靠性测试时发生共振的最终目的。

主权项

一种用于封装级别可靠性测试的MOS结构，所述被测MOS结构等效电路如下：栅极G，漏极D、源极S和衬底B为电路连接点，源极S与衬底B相连为等电位点，栅极G串联电阻R_G，栅极G和漏极D之间串联电容C_GD，栅极G和源极S之间串联电容C_GS，漏极D和源极S之间串联电容C_DS，本体二极管body‑diode与C_DS并联位于漏极D和源极S之间，其特征在于，所述被测MOS的漏极D和衬底B之间有一个电容Cap与C_DS并联。