[发明专利]带有分裂栅的沟槽式功率MOSFET及制备方法有效
申请号: | 201410267324.1 | 申请日: | 2014-06-16 |
公开(公告)号: | CN104022043B | 公开(公告)日: | 2017-06-16 |
发明(设计)人: | 马清杰;焦伟 | 申请(专利权)人: | 中航(重庆)微电子有限公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L21/28;H01L29/78;H01L29/423 |
代理公司: | 上海申新律师事务所31272 | 代理人: | 吴俊 |
地址: | 401331 重庆市*** | 国省代码: | 重庆;85 |
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摘要: | 本发明涉及一种电源管理的半导体器件,更确切的说,本发明旨在提供一种在沟槽结构的功率MOSFET管中引入分裂栅和提供相应的制备方法。将有源沟槽或端接沟槽内下部的屏蔽栅电性导出连接到硅片上表面之上的源极金属层,使得屏蔽栅与源极等势,而有源沟槽或端接沟槽内上部的控制栅则与屏蔽栅绝缘。 | ||
搜索关键词: | 带有 分裂 沟槽 功率 mosfet 制备 方法 | ||
【主权项】:
一种带有分裂栅的沟槽式功率器件的制备方法,其特征在于,包括以下步骤:步骤A、在底部衬底之上的一外延层的顶部刻蚀出一端接沟槽和多个有源沟槽;步骤B、生成一第一绝缘层,覆盖于端接沟槽和有源沟槽各自的侧壁及底部,同时覆盖于外延层的顶面上;步骤C、在端接沟槽、有源沟槽各自下部填充导电材料,作为屏蔽栅;步骤D、刻蚀移除端接沟槽、有源沟槽各自上部侧壁处和外延层顶面之上的第一绝缘层,并在各屏蔽栅上方制备一个隔离层;步骤E、生成第二绝缘层,覆盖在端接沟槽和有源沟槽各自上部裸露的侧壁上,同时覆盖于外延层的顶面上;步骤F、在端接沟槽、有源沟槽各自上部填充导电材料,作为控制栅;步骤G、在端接沟槽内刻蚀控制栅和隔离层,定义一个或多个暴露出屏蔽栅的通孔;步骤H、形成一融合了外延层顶面之上的第二绝缘层的顶部介质层,覆盖于外延层顶面和各控制栅之上,同步形成一侧部介质层附着在通孔的侧壁;步骤I、填充导电材料至通孔内;步骤J、形成一绝缘钝化层覆盖于顶部介质层和通孔之上;步骤K、刻蚀绝缘钝化层至少形成其中的第一套接触孔,随后填充金属栓塞至第一套接触孔内并在在顶部介质层上沉积一顶部金属层,设置第一套接触孔内的金属栓塞电性连接通孔内的导电材料和顶部金属层。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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