[发明专利]高耐压半导体集成电路装置、电介质分离型半导体装置

摘要

本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。

主权项

1、一种电介质分离型半导体装置，具备：半导体基板、在该半导体基板的一方之面上形成的第一绝缘膜、和在该第一绝缘膜上形成的低杂质浓度的半导体层，上述低杂质浓度的半导体层比由施加到元件的最高的电压所形成的耗尽层的扩展要深，并且具有形成中性区域的厚度，在上述低杂质浓度的半导体层上，设置有形成半导体元件的区域和以围住该元件形成区域的方式形成的元件分离区域，在上述元件分离区域中，形成了到达上述第一绝缘膜的平面状的闭环结构的深槽，在上述深槽的两面的侧壁形成有n型高杂质浓度层，第二绝缘膜与该n型高杂质浓度层邻接并配置在上述深槽中。