[发明专利]半导体器件以及其制造方法无效

专利信息
申请号: 200710101268.4 申请日: 2007-04-20
公开(公告)号: CN101079427A 公开(公告)日: 2007-11-28
发明(设计)人: 增川正幸;濑户胜;大泽启佐 申请(专利权)人: 冲电气工业株式会社
主分类号: H01L27/115 分类号: H01L27/115;H01L29/788;H01L29/423;H01L21/8247;H01L21/336;H01L21/28
代理公司: 中国国际贸易促进委员会专利商标事务所 代理人: 王以平
地址: 日本*** 国省代码: 日本;JP
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摘要: 发明提供一种半导体器件,该半导体器件能够在写入动作之际不发生写入不良、可靠性低下等问题地、进行向氮化硅膜的电子注入,并可以同时实现控制写入力、防止电荷从氮化硅膜的逸失、以及可靠地向沟道区施加偏压。在沟道区(23)的上侧相互离间设置第1及第2浮栅(39a及39b)。并且,以覆盖这些第1及第2浮栅的方式形成控制栅(51)。而且,含有存储功能体的第1及第2ONO膜(37a及37b),设在第1及第2浮栅的下侧。
搜索关键词: 半导体器件 及其 制造 方法
【主权项】:
1.一种半导体器件,其特征在于,具备:半导体衬底,形成在该半导体衬底的元件区域中的沟道区,夹持所述元件区域的所述沟道区而形成的第1及第2主电极区域,在所述沟道区的上侧表面上相互分离而设置的第1及第2ONO膜,包括:下部氧化膜、设在该下部氧化膜的上侧表面上的电荷存储氮化膜、以及设在该电荷存储氮化膜的上侧表面上的上部氧化膜,该第1及第2ONO膜的各自的一个侧面分别位于所述沟道区的、在上侧衬底面上与所述第1及第2主电极区域的边界上,分别设在所述第1及第2ONO膜的上侧表面上的第1及第2浮栅,以均匀的膜厚覆盖包括所述第1及第2ONO膜和所述第1及第2浮栅的所述元件区域的上侧而形成的层间绝缘膜,以及,以将所述第1及第2ONO膜之间、和所述第1及第2浮栅之间填充、并且覆盖所述层间绝缘膜的上侧表面的方式设置的控制栅。
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