[发明专利]半导体器件以及其制造方法

说明书

技术领域

本发明是关于具备具有保持电荷功能的存储功能体的半导体器件以及其制造方法。

背景技术

过去，有具有以下特征的公知的非易失性存储器件：搭载于半导体器件的每1个晶体管具有2位的存储功能，即所谓“1单元2位功能”。这种非易失性存储器件的结构为，使设在栅电极的侧面以及栅电极的周边衬底上的氮化硅膜具有电荷保持功能，以该氮化硅膜作为存储功能体。

作为这种根据过去技术的、具备具有电荷保持功能的氮化硅膜的半导体器件，已知有例如由专利文件1所公开的半导体器件。下面，参照附图对该专利文件1所公开的半导体器件进行说明。

图8是表示根据专利文件1所公开的半导体器件的切口的剖面图。专利文件1中所公开的半导体器件，如图8所示，具有形成有沟道区111、和夹持该沟道区而设置的两个互相分离的作为源和漏的第1主电极区域以及第2主电极区域113a以及113b(代表主电极区域，以113表示)的衬底115。另外，在图8中，相对于沟道区111形成在纸面的右侧的主电极区域表示为第1主电极区域113a，而且相对于沟道区111形成在纸面的左侧的主电极区域表示为第2主电极区域113b。然后，在衬底的上侧表面(上表面)的沟道区111上，形成有栅氧化膜117、和设在该栅氧化膜117上的控制栅119。进一步，该半导体器件，具有覆盖控制栅119的上侧表面以及两个侧面、以及衬底115的上侧表面而形成的等厚的氮化硅膜121。该氮化硅膜121作为存储功能体发挥作用。具体的，该氮化硅膜121存储通过写入动作而导入的电子，并且具有保持电荷的功能、即电荷保持功能。然后，在控制栅119的两侧周边部的氮化硅膜121的上侧表面上，夹持控制栅119地设有浮栅123。另外，在图8中相对于控制栅119设在纸面右侧的浮栅123表示为123a，而且相对于控制栅119设在纸面左侧的浮栅123表示为123b。在此，衬底115以及氮化硅膜121之间，为了缓和这些衬底115和氮化硅膜121的应力差，设有等厚的下部氧化硅膜125。而且，在氮化硅膜121的上侧表面上，为了缓和该氮化硅膜121和浮栅123的应力差，设有等厚的上部氧化硅膜127。另外，在下面把由这些下部氧化硅膜125、上部氧化硅膜127以及氮化硅膜121构成的叠层体称为ONO膜129。而且，图8中把浮栅123以及衬底115之间的ONO膜129表示为129a，把浮栅123以及控制栅119之间的ONO膜129表示为129b。该ONO膜129承担作为用于对控制电极119和浮栅123进行元件隔离的绝缘膜的作用。

具有如上结构的专利文件1所公开的半导体器件中，写入动作、即向作为存储功能体的氮化硅膜121中进行电子注入时，在控制栅119以及一方的主电极区域施加电压。在此，以在第1主电极区域113a施加电压的情况为例进行说明。

在控制栅119以及第1主电极区域113a上施加电压，则通过控制栅119的电压，设在控制栅119的两侧的浮栅123上也施加了电压。然后，利用施加了电压的浮栅123b、与存在于该浮栅123b下侧的没有施加电压的第2主电极区域113b的电位差，电子从第2主电极区域113b朝向浮栅123b移动。该移动的电子，注入到存在于浮栅123b以及第2主电极区域113b之间的氮化硅膜121。另外，进行了相反的偏压时、即在控制栅119以及第2主电极区域113b施加电压的情况下，电子注入到存在于浮栅123a以及第2主电极区域113a之间的氮化硅膜121中。

在此，在该写入动作中，为了向氮化硅膜121注入电子，需要令浮栅123、和没有进行偏压的一方的第1或者第2主电极区域113之间的电位差较大。为此，优选施加在浮栅123上的电压尽可能大。

浮栅123的电压，通过控制栅119和浮栅123的耦合比Cr而确定。该耦合比Cr，是在设浮栅123及衬底115之间的绝缘膜、此处为ONO膜129a的静电电容为C1、并且设浮栅123及控制栅119之间的绝缘膜、此处为ONO膜129b的静电电容为C2时，由Cr＝C2/(C1+C2)所表示的值。并且，在控制栅119的电压上乘以该耦合比Cr的值就成为浮栅的电压。因此，通过令该耦合比较大，可以令施加在浮栅123上的电压变大。正如从上式可知的，为了增大耦合比，令施加在浮栅123及控制栅119之间的绝缘膜、此处为ONO膜129b的静电电容较大即可。并且，为了令该绝缘膜的静电电容较大，已知有令浮栅123和控制栅119隔着该绝缘膜相对(对置)的面的面积较大的方法。另外，令浮栅123及控制栅119之间的绝缘膜的膜厚形成的较薄，也可以令该绝缘膜的静电电容较大。