[发明专利]半导体集成电路器件的制造方法无效

专利信息
申请号: 200410048123.9 申请日: 2004-06-16
公开(公告)号: CN1574231A 公开(公告)日: 2005-02-02
发明(设计)人: 小泽毅;佐藤康幸 申请(专利权)人: 株式会社瑞萨科技;株式会社瑞萨东日本半导体
主分类号: H01L21/205 分类号: H01L21/205;C23C16/44;H01L21/82
代理公司: 北京市金杜律师事务所 代理人: 王茂华
地址: 日本*** 国省代码: 日本;JP
权利要求书: 查看更多 说明书: 查看更多
摘要: 发明的目的是提供一种通过自动地探测室中的清洗终点能够提高生产量、降低清洗气体的成本以及延长工艺套件的寿命的半导体集成电路器件的制造方法。将在等离子气体发生器中转变为等离子体的清洗气体引入室,以除去室的内壁或电极上方淀积的不必要薄膜。通过调整RF电源为薄膜形成时的低输出,将高频电压施加到底电极和上电极。通过RF传感器探测该电压并通过电子模块放大。将通过电子模块因此放大的电压输入到终止控制器。当因此输入的电压变得基本上恒定在预定电压或更大的电压时,终止控制器自动地判断清洗的终止。
搜索关键词: 半导体 集成电路 器件 制造 方法
【主权项】:
1.一种半导体集成电路器件的制造方法,包括以下步骤:(a)蚀刻在其中不包含待处理晶片的等离子体CVD设备的第一薄膜形成室的内部淀积的不希望的薄膜部件,同时在所述第一薄膜形成室中引入在所述薄膜形成室的外面产生的包含第一原子团的第一气体;(b)在步骤(a)期间,以第一强度的第一射频功率使所述第一薄膜形成室中的所述第一气体经历等离子体激发且通过观察所激发的等离子体的物理或化学性能探测所述蚀刻的终点;(c)根据步骤(b)的结果终止所述蚀刻;(d)从所述第一薄膜形成室排出所述第一气体;(e)在步骤(c)和(d)之后,在所述第一薄膜形成室中存储待处理的第一晶片,(f)通过大于所述第一强度的第二强度的第二射频功率使第二气体经历等离子体激发,同时将所述第二气体引入包含所述第一晶片的所述第一薄膜形成室,由此在所述第一晶片的第一主表面上或其上方形成第一薄膜部件;以及(g)在步骤(f)之后,从所述第一薄膜形成室取出所述第一晶片。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于株式会社瑞萨科技;株式会社瑞萨东日本半导体,未经株式会社瑞萨科技;株式会社瑞萨东日本半导体许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/200410048123.9/,转载请声明来源钻瓜专利网。

×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top