[发明专利]存储模块有效
| 申请号： | 02127029.5 | 申请日： | 2002-07-26 |
| 公开（公告）号： | CN1400609A | 公开（公告）日： | 2003-03-05 |
| 发明（设计）人： | 柴田佳世子;西尾洋二 | 申请（专利权）人： | 尔必达存储器株式会社 |
| 主分类号： | G11C11/406 | 分类号： | G11C11/406;G11C7/00;G11C8/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 张天舒,谷惠敏 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种带有电阻器的存储模块。用作阻抗调节器的该电阻器被直接或间接地与C/A寄存器的输出晶体管的输出端连接在一起。电阻器对从C/A总线的输入端看去C/A寄存器的输出阻抗进行调节，使得该输出阻抗在由C/A寄存器输出的内部信号的工作电压范围内基本上保持不变。该存储模块还带有一个用作上升时间/下降时间调节器的电容器，该电容器将内部信号的上升时间和下降时间调节至特定值以得到令人满意的波形。 | ||
| 搜索关键词： | 存储 模块 | ||
【主权项】：
1.一种存储模块，它包括：用于根据外部指令/地址信号来产生内部信号的指令/地址寄存器，且所述的指令/地址寄存器件带有一个输出晶体管；被分成第一和第二两组的多个存储器件；用于连接所述的指令/地址寄存器件和所述的存储器件的布线；和用于安装所述的指令/地址寄存器件和所述的存储器件的基板；所述的布线包括：从所述的指令/地址寄存器件延伸至第一个分支结点的第一段布线；从第一个分支结点延伸至第二个分支结点的第二段布线；从第一个分支结点延伸至第三个分支结点的第三段布线；从第二个分支结点分出延伸至所述的第一组存储器件的第四段布线；和从第三个分支结点分出延伸至第二组存储器件的第五段布线；和所述的指令/地址寄存器件包括：阻抗调节器，用于调节从所述的指令/地址寄存器件和第一段布线之间的连接点看去所述的指令/地址寄存器件的输出阻抗，通过调节该阻抗调节器，可使所述的输出阻抗在内部信号的工作电压范围内基本保持不变；和上升时间/下降时间调节器，用于将内部信号的上升时间和下降时间调节至特定值。
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- 武贤君;尚为兵 - 长鑫存储技术有限公司
- 2022-03-03 - 2023-09-12 - G11C11/4063
- 本公开涉及半导体电路设计领域，特别涉及一种数据写入电路、数据写入方法存储器，包括：延时生成模块，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，并基于所有子抓取信号生成抓取使能信号；每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；读写控制模块基于抓取使能信号，将数据总线上的数据写入全局数据线；全局数据线基于列选择信号通过列译码模块将数据传输至存储区域，以优化DRAM的tCCD。
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