[发明专利]非易失性半导体存储装置

摘要

非易失性半导体存储装置通过将多个包括由1个字栅和2个控制栅控制的2个MONOS存储单元的存储单元分别排列在第1,第2方向上构成。在1条分控制栅线上共同连接的2条控制栅线包括线间距离较宽的线间宽距区、2条线与1条线共同连接的共同连接区、配置在线间宽距区及共同连接区以外区域的线间距离较窄的线间窄距区。在存储单元阵列区域内的第1、第2配线专用区内,在夹持第2方向上的共同连接区的两侧设有线间宽距区。线间宽距区作为位线线幅宽扩大区,设有接触点,共同连接区是位线不连续的区域。

主权项

1.一种非易失性半导体存储装置，其特征在于：具有分别在相交叉的第1及第2方向上排列多个配有由1个字栅和2个控制栅控制的2个非易失性存储器件的存储单元的存储单元阵列区，上述存储单元阵列区配有，将沿上述第1方向排列的各列的上述存储单元的各上述控制栅沿上述第1方向连接形成的多条控制栅线；在上述多条控制栅线上层沿上述第1方向延长的其数量为上述多条控制栅线的一半的分控制栅配线，夹持上述第2方向上的上述多个存储单元之间各界面相邻的各为2条的上述控制栅线与各为1条的上述分控制栅线共同连接，上述各2条的控制栅线包括线间宽度较宽的线间宽距区、2条线共同接在1条线上的共同连接区、被配置在上述线间宽距区及上述共同连接区以外的区域内的线间宽度较窄的线间窄距区，上述线间宽距区被配置在上述第2方向上的夹持上述共同连接区的两侧。