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[发明专利]执行写入操作的技术-CN202310105193.6在审
发明人： S·汉纳 -专利权人：美光科技公司
申请日： 2023-02-13 - 公布日： 2023-08-18 - 主分类号： G06F3/06 文献下载
摘要：本申请涉及执行写入操作的技术。响应于从主机系统接收到顺序写入命令，存储器系统可以确定针对数据的部分的请求集的非线性偏移。所述存储器系统可以确定第一数据子集，其包含具有逻辑地址的数据段，所述逻辑地址具有与要存储在第一存储器装置中的所述数据段之间的所述偏移相对应的间隙。所述存储器系统可以将所述第一子集存储在缓冲器中，并将所述第一子集编程到第一存储器装置。另外，所述存储器系统可以确定使用所述偏移的第二数据子集，并且可以传输针对所述第二数据子集的第二请求集，所述第二数据子集可以存储在所述缓冲器中并被编程到第二存储器装置。
执行写入操作技术

[发明专利]具有缓冲器占有期管理的数据存储设备-CN201810541064.0有效
发明人： J·埃利斯;J·蒙希尔;T·卡内帕;S·汉纳 -专利权人：希捷科技有限公司
申请日： 2018-05-30 - 公布日： 2023-07-28 - 主分类号： G06F12/0875 文献下载
摘要：本发明题为“具有缓冲器占有期管理的数据存储设备”。本发明提供了一种数据存储设备，该数据存储设备具有一个或多个缓冲器，该数据存储设备可利用具有第一缓冲器、第二缓冲器、缓冲器管理器以及非易失性存储器的至少一个数据存储设备采用缓冲器占有期管理。所述第一缓冲器可位于芯片上，而所述第二缓冲器位于芯片外。所述第一缓冲器可根据所述缓冲器管理器的引导利用数据来填充，所述数据具有小于预定占有期阈值的占有期。
具有缓冲器有期管理数据存储设备

[发明专利]经由调制复位信号向存储器系统通知主机事件-CN202180040830.5在审
发明人：梁卿;J·S·帕里;K·坦派罗;S·汉纳 -专利权人：美光科技公司
申请日： 2021-05-27 - 公布日： 2023-02-03 - 主分类号： G06F9/44 文献下载
摘要：一种实例存储器子系统包含：存储器装置；及处理装置，其以操作方式耦合到所述存储器装置。所述处理装置经配置以：从与存储器系统通信的主机计算机系统接收复位信号；通过对所述复位信号进行解码来识别由所述复位信号指定的主机事件；及处理所识别的主机事件。
经由调制复位信号存储器系统通知主机事件

[发明专利]促进存储器子系统中的循序读取-CN202180022900.4在审
发明人： S·汉纳;N·格勒斯 -专利权人：美光科技公司
申请日： 2021-02-25 - 公布日： 2022-12-23 - 主分类号： G06F12/02 文献下载
摘要：一种实例存储器子系统包含存储器组件及可操作地耦合到所述存储器组件的处理装置。所述处理装置经配置以：接收多个逻辑到物理(L2P)记录，其中所述多个L2P记录中的L2P记录将逻辑块地址映射到所述存储器组件上的存储器块的物理地址；确定循序辅助值，所述循序辅助值指定被映射到循序地跟随由所述L2P记录指定的所述物理地址的连续物理地址的逻辑块地址的数目；产生编码所述循序辅助值的安全令牌；以及将所述安全令牌与所述L2P记录相关联。
促进存储器子系统中的循序读取

[发明专利]逻辑到物理映射中的集成式数据透视表-CN202210479878.2在审
发明人： G·德利赛奥;L·波尔齐奥;S·汉纳 -专利权人：美光科技公司
申请日： 2022-05-05 - 公布日： 2022-11-08 - 主分类号： G06F12/02 文献下载
摘要：本申请涉及逻辑到物理映射中的集成式数据透视表。存储器系统可接收读取命令，且读取映射的第一子集的第一条目和映射的第二子集的第二条目。所述第二条目可包含与非易失性存储器装置的物理地址相关联的数据透视表的至少部分。所述存储器系统可从在所述数据透视表中识别到的物理地址检索数据，而不是存取所述逻辑到物理映射的不同部分。所述存储器系统可将从在所述数据透视表中识别到的所述物理地址检索的数据传输到主机系统。
逻辑物理映射中的集成数据透视

[发明专利]时钟振荡器控制电路-CN202210161288.5在审
发明人： A·R·勒乐;D·普莱克萨特;S·汉纳;J·J·赛博尔德 -专利权人：德克萨斯仪器股份有限公司
申请日： 2022-02-22 - 公布日： 2022-08-30 - 主分类号： H03K5/135 文献下载
摘要：本申请提供一种时钟振荡器控制电路(200)。时钟振荡器控制电路(200)包括信号处理器(210)，其被配置为接收复合时钟请求信号(202)并输出改变的复合时钟请求信号(204)。时钟振荡器控制电路(200)还包括逻辑电路系统(241、242、243和244)，其被配置为接收来自信号处理器(210)的改变的复合时钟请求信号(204)和来自时钟振荡器(230)的时钟振荡器有效信号(212)，并且基于改变的复合时钟请求信号(204)和时钟振荡器有效信号(212)输出置位信号(206)和复位信号(208)。时钟振荡器控制电路(200)还包括置位‑复位锁存器(220)，其被配置为接收来自从逻辑电路系统(241、242、243和244)的置位信号(206)和复位信号(208)并输出使能信号(210)到时钟振荡器(230)。
时钟振荡器控制电路

[发明专利]具有测试接口的存储装置-CN202010694237.X有效
发明人： S·汉纳 -专利权人：美光科技公司
申请日： 2020-07-17 - 公布日： 2022-04-05 - 主分类号： G11C29/42 文献下载
摘要：本申请涉及一种具有测试接口的存储装置。一种实例系统包括：主总线，其电耦合到由测试模式信号控制的主多路复用器，以在主物理接口PHY与多个从总线中的一个从总线之间进行选择，其中每一从总线电耦合到由所述测试模式信号控制的相应从多路复用器，以在相应从PHY与所述主总线之间进行选择；多个存储器组件，其中所述多个存储器组件中的每一存储器组件电耦合到以下各项中的一者：所述主总线或所述多个从总线中的一个从总线；以及存储器测试接口，其电耦合到所述主总线。
具有测试接口存储装置

[发明专利]用于管理存储设备中的数据的方法和装置-CN201810418745.8有效
发明人： T·L·卡内帕;A·唐;S·汉纳 -专利权人：希捷科技有限公司
申请日： 2018-05-03 - 公布日： 2022-04-05 - 主分类号： G11C16/34 文献下载
摘要：本发明提供了用于管理存储设备中的数据的方法和装置。在一些实施方案中，非易失性高速缓存存储器存储来自主机设备的页面序列。非易失性主存储器具有布置在m个单独集成电路管芯上的多个n层单元，每个n层单元可使用相关联的传输电路在编程和读取操作期间同时访问，其中m和n是复数。控制电路将来自所述页面序列的第一页面和第二页面写入到选定的一组n层单元，所述选定的一组n层单元耦接到所选集成电路管芯上的共用字线。所述第二页面与所述页面序列中的所述第一页面隔开一定逻辑偏移量，所述逻辑偏移量包括所述页面序列中的多个居间页面。所述逻辑偏移量响应于集成电路管芯的m数量以及与所述传输电路相关联的延迟时间而选择。
用于管理存储设备中的数据方法装置

[发明专利]主机型快闪存储器维护技术-CN201980083546.9在审
发明人： D·A·帕尔默;C·M·于伦斯科;J·S·帕里;S·汉纳 -专利权人：美光科技公司
申请日： 2019-12-19 - 公布日： 2021-09-24 - 主分类号： G06F12/02 文献下载
摘要：本文公开用于允许快闪存储器装置的主机型维护的装置及技术。在某些实例中，可在所述存储器装置处对存储器写入信息加密且将其提供给主机用于更新及维护存储器装置维护统计。
主机闪存维护技术

[发明专利]使用行程长度编码算法的映射表压缩-CN201980090561.6在审
发明人： S·汉纳;N·格勒斯 -专利权人：美光科技公司
申请日： 2019-10-31 - 公布日： 2021-09-24 - 主分类号： G06F12/1009 文献下载
摘要：公开了设备和方法，其包含：使用存储器控制器，使用行程长度编码(RLE)算法针对物理地址产生已编码物理地址以减小所述已编码物理地址的长度；及将所述已编码物理地址作为逻辑到物理(L2P)表的映射条目存储在所述存储器控制器的高速缓存随机存取存储器中。
使用行程长度编码算法映射压缩

[发明专利]具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算-CN202110833548.4在审
发明人： M·茨韦格;S·C·巴特林;S·汉纳 -专利权人：德克萨斯仪器股份有限公司
申请日： 2016-12-28 - 公布日： 2021-09-24 - 主分类号： G06F1/3206 文献下载
摘要：本公开涉及具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算。计算设备装置(100)促进深度低功率模式的使用，其包括响应于进入低功率模式，通过包括触发将来自设备(100)的易失性存储元件(110、125)的数据存储在非易失性存储器(115)中的硬件实施的过程来使设备(100)的CPU(105)断电。基于硬件的功率管理单元(140)控制包括中断CPU(105)的正常处理顺序并且触发将数据存储在非易失性存储器(115)中的过程。响应于唤醒事件，在执行用于CPU(105)从低功率模式的唤醒过程之前，触发设备(100)以将存储在非易失性存储器(115)中的数据恢复到易失性存储器(110，125)。设备(100)包括功率存储元件(130)诸如电容器，所述功率存储元件(130)保持充足的能量以在进入低功率模式之前完成非易失性数据存储任务。
具有非易失性逻辑存储器处理设备通过功率损耗硬件方法计算

[发明专利]存储装置中顺序数据优化的子区域-CN201980090715.1在审
发明人： D·A·帕尔默;S·L·马尼恩;J·S·帕里;S·汉纳;梁卿;N·格勒斯;C·M·于伦斯科格;K·坦派罗 -专利权人：美光科技公司
申请日： 2019-11-05 - 公布日： 2021-09-14 - 主分类号： G06F3/06 文献下载
摘要：公开设备及方法，包含使用存储器控制器来将存储器阵列划分为第一部分及第二部分，所述第一部分及所述第二部分具有非重叠逻辑块寻址(LBA)范围。所述存储器控制器为指定用于第一用途的所述存储器阵列的所述第一部分指派第一逻辑到物理(L2P)映射表条目的第一粒度，且为指定用于第二用途的所述存储器阵列的所述第二部分指派第二L2P映射表条目的第二粒度，其中所述第二粒度不等于所述第一粒度。所述存储器控制器将所述第一粒度及所述第二粒度存储于所述存储器阵列中，且将所述第一L2P映射表条目及所述第二L2P映射表条目的至少一部分存储于所述存储器控制器的L2P高速缓存中。
存储装置顺序数据优化区域

[发明专利]用于管理存储器中数据的方法和装置-CN201810545652.1有效
发明人： T·卡内帕;S·汉纳 -专利权人：希捷科技有限公司
申请日： 2018-05-25 - 公布日： 2021-08-13 - 主分类号： G06F3/06 文献下载
摘要：本发明题为“用于管理存储器中数据的方法和装置”。本发明公开了用于管理存储器诸如闪存存储器中的数据的方法和装置。根据一些实施方案，存储器模块具有非易失性存储器(NVM)和存储器模块电子器件(MME)电路。控制器电路向所述MME电路传送第一命令以对所述NVM的选定地址执行选定动作。在可变延迟时间间隔之后，由所述控制器电路将第二命令传送到所述MME电路，作为有关所述第一命令的状态请求。基于在所述第一命令之前发布的对于选定地址的状态请求的累积计数来确定所述可变延迟时间间隔。
用于管理存储器数据方法装置

[发明专利]具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算-CN201611250636.7有效
发明人： M·茨韦格;S·C·巴特林;S·汉纳 -专利权人：德克萨斯仪器股份有限公司
申请日： 2016-12-28 - 公布日： 2021-08-10 - 主分类号： G06F1/3234 文献下载
摘要：本公开涉及具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算。计算设备装置(100)促进深度低功率模式的使用，其包括响应于进入低功率模式，通过包括触发将来自设备(100)的易失性存储元件(110、125)的数据存储在非易失性存储器(115)中的硬件实施的过程来使设备(100)的CPU(105)断电。基于硬件的功率管理单元(140)控制包括中断CPU(105)的正常处理顺序并且触发将数据存储在非易失性存储器(115)中的过程。响应于唤醒事件，在执行用于CPU(105)从低功率模式的唤醒过程之前，触发设备(100)以将存储在非易失性存储器(115)中的数据恢复到易失性存储器(110，125)。设备(100)包括功率存储元件(130)诸如电容器，所述功率存储元件(130)保持充足的能量以在进入低功率模式之前完成非易失性数据存储任务。
具有非易失性逻辑存储器处理设备通过功率损耗硬件方法计算

[发明专利]管理降低功率的存储器操作-CN202011592481.1在审
发明人：梁卿;J·S·帕里;D·A·帕尔默;S·汉纳 -专利权人：美光科技公司
申请日： 2020-12-29 - 公布日： 2021-07-16 - 主分类号： G06F1/3234 文献下载
摘要：本申请涉及管理降低功率的存储器操作。一种存储器装置包括硬件挂起机构，所述硬件挂起机构被配置成在完成存储器操作时将存储器控制器的组件置于较低功率模式中。提供定时器以唤醒所述CPU退出所述较低功率模式；以及可在确定进入所述较低功率模式或从所述较低功率模式唤醒中使用硬件中断。提供存储器监测电路系统以估计存储器操作的持续时间；以及提供定时器以在没有硬件中断或附加命令的情况下唤醒所述组件。
管理降低功率存储器操作

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