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[发明专利]用于NMOS装置接触部的金属碳阻挡区-CN202211389785.7在审
发明人： A·森古普塔;G·W·杜威;S·舒克赛;N·哈拉蒂普;J·T·卡瓦列罗斯;M·V·梅茨;S·B·克伦德宁;J·C·雷塔什凯特;E·O·小约翰逊 -专利权人：英特尔公司
申请日： 2022-11-08 - 公布日： 2023-06-13 - 主分类号： H01L29/45 文献下载
摘要：本文描述的是带有具有阻挡区的源极和漏极(S/D)接触部的集成电路装置。S/D接触部将电流传导到半导体装置并且从半导体装置传导电流，例如，传导到晶体管的源极区和漏极区。阻挡区形成在S/D区和内部导电结构之间，并且降低了在S/D区和接触部之间的肖特基势垒高度。阻挡区可以包括一个或多个碳层以及一个或多个金属层。金属层可以包括铌、钽、铝或钛。
用于 nmos 装置接触金属阻挡

[发明专利]自对准互连结构及其制造方法-CN202111393718.8在审
发明人： K·俊;S·高希;W·拉赫马迪;A·阿格拉瓦尔;S·舒克赛;J·托雷斯;J·卡瓦列罗斯;M·梅茨;R·基奇;K·甘古利;A·默西 -专利权人：英特尔公司
申请日： 2021-11-23 - 公布日： 2022-06-24 - 主分类号： H01L23/528 文献下载
摘要：集成电路互连结构包括在第一装置层级上方的金属化层级。金属化层级包括耦合到装置结构的互连结构、在互连结构的最上表面上的包括互连结构的金属与硅或锗的合金的导电帽。导电帽上方的第二装置层级包括与导电帽耦合的晶体管。晶体管包括包含半导体材料的沟道层，其中导电帽的至少一个侧壁与沟道层的侧壁共面。晶体管还包括在沟道层的第一部分上的栅极，其中栅极位于源极区和漏极区之间，其中源极区或漏极区中的一个与导电帽接触。
对准互连结构及其制造方法

[发明专利]在外延源极或漏极区之间具有导电接触应力源的相邻全环栅集成电路结构-CN202111394885.4在审
发明人： S·舒克赛;J·T·卡瓦列罗斯;S·M·塞亚;A·阿格拉瓦尔;W·拉赫马迪 -专利权人：英特尔公司
申请日： 2021-11-23 - 公布日： 2022-06-24 - 主分类号： H01L27/092 文献下载
摘要：描述了在外延源极或漏极区之间具有导电接触应力源的相邻全环栅集成电路结构。在示例中，纳米线的第一垂直布置和纳米线的第二垂直布置在衬底上方。第一栅极堆叠体在纳米线的第一垂直布置之上。第二栅极堆叠体在纳米线的第二垂直布置之上。第一外延源极或漏极结构在纳米线的第一垂直布置的端部处。第二外延源极或漏极结构在纳米线的第二垂直布置的端部处。居间导电接触结构在第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。居间导电接触结构向第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构施加应力。
外延漏极区之间具有导电接触应力相邻全环栅集成电路结构

[发明专利]具有高锗含量的浓缩源极或漏极结构-CN202111376006.5在审
发明人： W·拉赫马迪;J·T·卡瓦列罗斯;S·舒克赛 -专利权人：英特尔公司
申请日： 2021-11-19 - 公布日： 2022-06-21 - 主分类号： H01L21/336 文献下载
摘要：描述了具有拥有高锗含量的浓缩源极或漏极结构的集成电路结构。在示例中，一种集成电路结构包括水平纳米线的垂直布置。栅极堆叠体在水平纳米线的垂直布置周围。第一外延源极或漏极结构在水平纳米线的垂直布置的第一端部处。第二外延源极或漏极结构在水平纳米线的垂直布置的第二端部处。第一外延源极或漏极结构和第二外延源极或漏极结构中的每者包括硅和锗，其中，锗原子浓度在外延源极或漏极结构的核心处比在外延源极或漏极结构的外围处高。
具有含量浓缩结构

[发明专利]用于NMOS接触电阻改善的卤素处理-CN202011478506.5在审
发明人： S·舒克赛;G·杜威;N·哈拉蒂普;M·陆;J·K·杰哈;J·T·卡瓦列罗斯;M·V·梅斯;S·B·克伦德宁;E·C·马特森 -专利权人：英特尔公司
申请日： 2020-12-15 - 公布日： 2021-12-28 - 主分类号： H01L23/528 文献下载
摘要：本发明涉及一种用于NMOS接触电阻改善的卤素处理。本文公开的实施例包括具有包括阻挡层的源极/漏极互连的半导体器件。在实施例中，半导体器件包括源极区和漏极区。在实施例中，半导体沟道在源极区与漏极区之间，并且栅极电极在半导体沟道之上。在实施例中，半导体器件还包括至源极区和漏极区的互连。在实施例中，互连包括阻挡层、金属层和填充金属。
用于 nmos 接触电阻改善卤素处理

[发明专利]具有应变双纳米带沟道结构的全环绕栅集成电路结构-CN202011505259.3在审
发明人： A·阿格拉瓦尔;B·米勒;J·T·卡瓦列罗斯;J·托里斯;K·俊;S·舒克赛;W·拉赫马迪;K·甘古利;R·基奇;M·V·梅斯;A·S·默西 -专利权人：英特尔公司
申请日： 2020-12-18 - 公布日： 2021-12-28 - 主分类号： H01L29/78 文献下载
摘要：描述了具有应变双纳米线/纳米带沟道结构的全环绕栅集成电路结构，以及制造具有应变双纳米线/纳米带沟道结构的全环绕栅集成电路结构的方法。例如，一种集成电路结构，包括在衬底上方的第一垂直布置的纳米线。所述第一垂直布置的纳米线中的各个纳米线被双轴拉伸应变。所述集成电路结构还包括在所述衬底上方的第二垂直布置的纳米线。所述第二垂直布置的纳米线中的各个纳米线被双轴压缩应变。所述第二垂直布置的纳米线中的所述各个纳米线与所述第一垂直布置的纳米线中的所述各个纳米线横向错开。
具有应变纳米沟道结构环绕集成电路

[发明专利]具有绝缘体上应变源极或漏极结构的环栅集成电路结构-CN202011557547.3在审
发明人： A·阿格拉瓦尔;A·S·默西;C·邦伯格;J·T·卡瓦列罗斯;K·甘古利;R·基奇;S·舒克赛;S·高斯;W·拉赫马迪 -专利权人：英特尔公司
申请日： 2020-12-25 - 公布日： 2021-12-28 - 主分类号： H01L29/78 文献下载
摘要：描述了在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构，以及制造在绝缘体层上具有应变源极或漏极结构的环栅集成电路结构的方法。例如，集成电路结构包括在衬底上方的绝缘体层。水平半导体纳米线的垂直布置体在绝缘体层上方。栅极叠层围绕水平半导体纳米线的垂直布置体的沟道区，并且栅极叠层在绝缘体层上。一对外延源极或漏极结构在水平半导体纳米线的垂直布置体的第一和第二端处并且在绝缘体层上。一对外延源极或漏极结构中的每一个具有压缩或扩展的晶格。
具有绝缘体应变结构集成电路

[发明专利]具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构-CN202010219953.2在审
发明人： C·邦伯格;A·默西;S·高斯;S·舒克赛 -专利权人：英特尔公司
申请日： 2020-03-25 - 公布日： 2020-10-09 - 主分类号： H01L29/78 文献下载
摘要：本发明描述了具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构及制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法。例如，一种集成电路结构包括鳍状物上方的水平纳米线的垂直布置，所述鳍状物包括第一半导体层上的缺陷修改层和缺陷修改层上的第二半导体层。栅极堆叠体围绕水平纳米线的垂直布置。第一外延源极或漏极结构在水平纳米线的垂直布置的第一端部处，而第二外延源极或漏极结构在水平纳米线的垂直布置的第二端部处。
具有嵌入式 gesnb 结构全环栅集成电路

[发明专利]用以降低锗NMOS晶体管的掺杂剂扩散的非选择性外延源极/漏极沉积-CN201780095273.0在审
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦;C·C·邦伯格;T·加尼;J·T·卡瓦列罗斯;B·舒-金;S·H·宋;S·舒克赛 -专利权人：英特尔公司
申请日： 2017-12-26 - 公布日： 2020-05-08 - 主分类号： H01L29/78 文献下载
摘要：公开了集成电路晶体管结构和工艺，其在制作期间抑制诸如磷或砷的n型掺杂剂从锗n‑MOS器件的源极区和漏极区向邻近沟道区内扩散。所述n‑MOS晶体管器件可以根据原子百分比包括至少70％的锗(Ge)。在示例实施例中，晶体管的源极区和漏极区是使用n型掺杂材料的低温非选择性沉积工艺形成的。在一些实施例中，所述低温沉积工艺是在450到600摄氏度的范围内执行的。所得到的结构包括处于源极/漏极区上的一层掺杂单晶硅(Si)或硅锗(SiGe)。所述结构还包括处于浅沟槽隔离(STI)区的表面和接触沟槽侧壁的表面上的一层掺杂非晶Si:P(或SiGe:P)。
用以降低 nmos 晶体管掺杂扩散选择性外延沉积

[发明专利]用于锗NMOS晶体管的源/漏扩散阻挡部-CN201780094218.X在审
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦;C·C·邦伯格;T·加尼;J·T·卡瓦列罗斯;B·舒-金;S·H·宋;S·舒克赛 -专利权人：英特尔公司
申请日： 2017-09-26 - 公布日： 2020-04-24 - 主分类号： H01L29/78 文献下载
摘要：公开了集成电路晶体管结构，其在制造期间减少了从锗n‑MOS器件的源极区域和漏极区域到相邻的浅沟槽隔离(STI)区域的n型掺杂剂扩散，例如磷或砷。n‑MOS晶体管器件可以包括按原子百分比计至少75％的锗。在示例实施例中，该结构包括沉积在n‑MOS晶体管和STI区域之间的中间扩散阻挡部，以提供掺杂剂扩散减少。在一些实施例中，扩散阻挡部可以包括二氧化硅，该二氧化硅具有按原子百分比计在5％和50％之间的碳浓度。在一些实施例中，可以使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)技术来沉积扩散阻挡层，以实现在1‑5纳米范围中的扩散阻挡层厚度。
用于 nmos 晶体管扩散阻挡

[发明专利]用于减少锗NMOS晶体管的源极/漏极扩散的掺杂绝缘体帽盖-CN201780094303.6在审
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦;C·C·邦伯格;T·加尼;J·T·卡瓦列罗斯;B·舒-金;S·H·宋;S·舒克赛 -专利权人：英特尔公司
申请日： 2017-09-29 - 公布日： 2020-04-21 - 主分类号： H01L29/78 文献下载
摘要：公开了在制作期间减少诸如磷或砷的n型掺杂剂从锗n‑MOS器件的源极区和漏极区向相邻的绝缘体区中的扩散的集成电路晶体管结构。所述n‑MOS晶体管器件可以包括原子百分比至少75％的锗。在示例性实施例中，沉积与源极区和/或漏极区相邻的富含掺杂剂的绝缘体帽盖，以提供掺杂剂扩散减少。在一些实施例中，富含掺杂剂的绝缘体帽盖被掺杂有包括原子百分比处于1％和10％之间的浓度的磷的n型掺杂剂。在一些实施例中，富含掺杂剂的绝缘体帽盖可以具有处于10到100纳米的范围内的厚度以及处于10到200纳米的范围内的高度。
用于减少 nmos 晶体管扩散掺杂绝缘体

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