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[发明专利]三维存储器阵列中变化的沟道宽度-CN202080092405.6在审
发明人：王琛;D·巴苏;R·法斯托;D·基奥西斯;Y·李;E·L·梅斯;D·帕夫洛普洛斯;J·图格 -专利权人：英特尔公司
申请日： 2020-02-07 - 公布日： 2022-08-19 - 主分类号： H01L27/11556 文献下载
摘要：公开了一种包括变化宽度沟道(110a)的存储器阵列(100)。阵列(100)包括多条WL(106)，多条WL(106)在层上方，其中，层可以是存储器阵列(100)的选择栅极源极SGS(116)或用于将阵列(100)的第一层面(102a)与阵列(100)的第二层面(102b)隔离的隔离层(130a)。沟道(110a)延伸穿过多条字线(106)并且至少部分地穿过该层。沟道(110a)包括第一区域(113na、113nb)和第二区域(111wa、111wb)。沟道(110a)的第一区域(113na、113nb)具有与沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)相差至少1nm的第一宽度(D2)。第一区域(113na、113nb)延伸穿过多条字线(106)，并且第二区域(111wa、111wb)延伸穿过多条字线(106)下面的层的至少一部分。第一宽度(D2)比沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)小至少1nm。
三维存储器阵列变化沟道宽度

[发明专利]降低非易失性存储器中的由于待机泄漏电流引起的功耗-CN202010592584.1在审
发明人： R·法斯托;S·纳塔拉詹;C·W·何;C·罗;K·哈斯纳特;C·林;S·艾哈迈德 -专利权人：英特尔公司
申请日： 2020-06-24 - 公布日： 2021-03-30 - 主分类号： G06F1/3234 文献下载
摘要：非易失性存储器支持待机状态和深度掉电状态，在待机状态下，存储器就绪以接收要执行的访问命令，在深度掉电状态下，存储器忽略所有的访问命令。存储器可以响应于处于待机状态的阈值时间量从待机状态变换到深度掉电状态。因而，存储器可以在命令之后进入待机状态，并且然后在阈值时间之后变换到深度掉电状态。
降低非易失性存储器中的由于待机泄漏电流引起功耗

[发明专利]具有键合和共享逻辑电路的存储器阵列-CN202010219899.1在审
发明人： R·法斯托;K·哈斯纳特;P·马吉;O·W·容格罗特;K·帕拉特 -专利权人：英特尔公司
申请日： 2020-03-25 - 公布日： 2020-12-11 - 主分类号： H01L25/065 文献下载
摘要：集成电路存储器包括键合到存储器阵列的逻辑电路。例如，逻辑电路与存储器阵列分开地形成，且之后逻辑电路和存储器阵列被键合。逻辑电路便于存储器阵列的操作，并包括互补金属氧化物半导体(CMOS)逻辑部件，诸如字线驱动器、位线驱动器、存储器阵列的感测放大器。在示例中，代替键合到单个存储器阵列，逻辑电路键合到两个存储器阵列并由两个存储器阵列共享。例如，逻辑电路在两个存储器阵列之间。由于键合过程，形成键合界面层。因此，在这样的示例中，第一键合界面层在逻辑电路和第一存储器阵列之间，以及第二键合界面层在逻辑电路和第二存储器阵列之间。
具有共享逻辑电路存储器阵列

[发明专利]使用晶片到晶片接合的具有共享控制电路的三维（3D）闪存存储器-CN201910410297.1在审
发明人： R·法斯托;K·哈斯纳特;P·马吉;O·容格罗特 -专利权人：英特尔公司
申请日： 2019-05-17 - 公布日： 2019-12-27 - 主分类号： H01L27/11582 文献下载
摘要：本文公开了使用晶片到晶片接合的具有共享CMOS电路的三维(3D)闪存存储器。晶片到晶片接合用于形成三维(3D)存储器部件，例如在一个管芯上具有共享控制电路以访问多个管芯上的阵列的3D NAND闪存存储器。在一个示例中，非易失性存储装置包括第一管芯，该第一管芯包括非易失性存储单元的3D阵列和CMOS(互补金属氧化物半导体)电路。第二管芯与第一管芯垂直堆叠并接合，该第二管芯包括非易失性存储单元的第二3D阵列。第一管芯的CMOS电路的至少一部分用于访问第一管芯的非易失性存储单元的第一3D阵列和第二管芯的非易失性存储单元的第二3D阵列。
管芯非易失性存储单元第二管晶片接合晶片三维互补金属氧化物半导体非易失性存储装置共享控制电路存储器部件闪存存储器垂直堆叠接合电路访问共享

[发明专利]算术逻辑单元架构-CN201280070112.3有效
发明人： R·法斯托;J·奥尔森;B·M·肖汉姆 -专利权人：斯班逊有限公司
申请日： 2012-12-18 - 公布日： 2014-10-29 - 主分类号： G06F7/57 文献下载
摘要：本发明的实施例包括用于声学(acoustic)建模的设备、方法以及系统。于一具体实施例中，提供一算术逻辑单元，用于运算介于特征向量与高斯机率分布向量间的一维分数(score)。该算术逻辑单元包括配置成基于与该高斯机率分布向量的维度以及特征向量的维度相关联的平均数与变异数(variance value)以运算第一数值的运算逻辑单元、配置成基于该变异数以输出第二数值的查阅表模块、以及配置成组合该第一数值与该第二数值以产生该一维分数的组合模块。
算术逻辑单元架构

[发明专利]于浮动栅极存储单元中用于低Vss电阻及减少漏极引发能障降低的结构及方法-CN200480040892.2有效
发明人： S·方;T·瑟盖特;K－T·张;R·法斯托;A·T·许;K·水谷;K·高;H·木下;Y·孙;H·小川 -专利权人：斯班逊有限公司
申请日： 2004-12-17 - 公布日： 2007-03-07 - 主分类号： H01L21/336 文献下载
摘要：依据其中一项例示性的实施例，浮动栅极存储单元(202)包括位于衬底(204)上及位于该衬底(204)内的沟道区域(222)上方的堆叠的栅极结构(208)。该浮动栅极存储单元(202)更包括形成在邻接该堆叠的栅极结构(208)之衬底(204)内的凹槽(228)，其中该凹槽(228)具有侧壁(230)、底部(232)及深度(236)。依据此例示性的实施例，该浮动栅极存储单元(202)更包括位于邻接该凹槽(228)的侧壁(230)及在该堆叠的栅极结构(208)下方的源极(234)。该浮动栅极存储单元(202)更包括位于该凹槽(228)的底部(232)下方及该源极(234)下方之Vss连接区域(238)，其中该Vss连接区域(238)为连接至该源极(234)。位于该凹槽(228)的底部(232)下方之VSS连接区域(238)造成该源极(234)在沟道区域(222)内具有减少的侧向扩散。
浮动栅极存储单元用于 vss 电阻减少引发降低结构方法

[发明专利]具有交错的局部互连结构的存储单元阵列-CN200480030197.8有效
发明人： M·伦道夫;S·哈达德;T·瑟盖特;R·法斯托 -专利权人：先进微装置公司
申请日： 2004-09-16 - 公布日： 2006-12-27 - 主分类号： G11C7/18 文献下载
摘要：一种存储单元阵列(50)，包括制造于半导体衬底(54)上呈二维阵列的存储单元(52)，所述存储单元(52)系排列成定义行方向(67)的多行与定义列方向(69)的多列，每一列的存储单元(52)系包括多个交错的沟道区(58)与源极/漏极区(64)，导电性互连(72)系设置在每一源极/漏极区(64)的顶部且仅连接至另一源极/漏极区(64)，该另一源极/漏极区(64)是在毗邻该列的第二列内，所述导电性互连(64)系设置成使得每隔一个导电性互连(64)系将毗邻列连接至该列的右侧，且每隔一个导电性互连系将毗邻列连接至该列的左侧，多条源极/漏极控制线(70)则在存储单元(52)的毗邻列之间延伸且电性连接至每一连接毗邻列间的导电性互连(72)。
具有交错局部互连结构存储单元阵列

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