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[发明专利]可编程设备及其操作方法和计算机可用介质-CN201810620150.0有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-06-15 - 公布日： 2020-10-20 - 主分类号： G06F9/30 文献下载
摘要：本发明涉及一种可编程设备及其操作方法和计算机可用介质。该可编程设备包括：程序存储器，用于保持所述设备所拾取并执行的程序的指令；数据存储器，用于保持所述指令所处理的数据；状态寄存器，用于保持具有以下字段的状态：程序存储器地址，其中在该程序存储器地址处从所述程序存储器拾取最近一个指令；数据存储器访问地址，其中在该数据存储器访问地址处所述设备在所述数据存储器中最近一次对数据进行访问；以及重复计数，用于指示当前程序指令中所指定的操作尚待执行的次数。条件寄存器具有与状态寄存器字段相对应的条件字段。控制逻辑响应于检测为所述状态寄存器中所保持的状态满足条件寄存器中所指定的条件，产生针对处理核心的中断请求。
可编程设备及其操作方法计算机可用介质

[发明专利]微处理器、管理微处理器的电力消耗的方法及存储介质-CN201810673037.9有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2020-10-02 - 主分类号： G06F9/52 文献下载
摘要：一微处理器、管理微处理器的电力消耗的方法及存储介质，该微处理器包括一控制单元以及多个处理核。控制单元用以选择性地控制各自的时脉信号至每一多个处理核。每一处理器分别写入一值至上述控制单元。对于上述多个处理核的每一核，上述控制单元关闭至上述处理核的上述各自的时脉信号，以作为上述处理核将一值写入至上述控制单元的响应。当所有上述多个处理核已写入一值至上述控制单元且上述控制单元已关闭至所有上述多个处理核的上述各自的时脉信号时，上述控制单元侦测一情况已经发生。上述控制单元同时开启至所有上述多个处理核的上述各自的时脉信号，以作为侦测上述情况已经发生的响应。本发明能够更简单地写入同步请求。
微处理器管理电力消耗方法存储介质

[发明专利]处理器、用于操作处理器的方法和计算机可用介质-CN201810618974.4有效
发明人：道格拉斯·R·瑞德;G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-06-15 - 公布日： 2020-09-22 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种处理器、用于操作处理器的方法和计算机可用介质。第一数据存储保持高速缓存器行；加速器具有保持加速器数据和从第一数据存储驱逐的高速缓存器行的第二数据存储；标记目录保持针对第一和第二数据存储两者中所储存的高速缓存器行的标记；模式指示符指示第二数据存储是正在第二数据存储保持从第一数据存储驱逐的高速缓存器行的第一模式下操作，还是正在第二数据存储保持加速器数据第二模式下操作。响应于从第一数据存储驱逐高速缓存器行的请求，在第一模式下控制逻辑将高速缓存器行写入第二数据存储并且更新标记目录中的标记以指示高速缓存器行存在于第二数据存储中；以及在第二模式下，控制逻辑转而将高速缓存器行写入系统存储器。
处理器用于操作方法计算机可用介质

[发明专利]具有可重塑之存储器之神经网络单元-CN201711029674.4有效
发明人： G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2020-09-11 - 主分类号： G06N3/063 文献下载
摘要：存储器装载D个由N个字构成之列与具有log2D位与额外位之地址。N个处理单元中之处理单元J包含第一与第二寄存器，累加器，算术单元与多路复用逻辑电路。算术单元执行运算产生结果储存于累加器。多路复用逻辑电路接收存储器之字J，对于处理单元0至(N/2)‑1并接收存储器之字J+(N/2)。在第一模式，处理单元0至N‑1之多路复用逻辑电路选择存储器之字J输出至处理单元J之第一寄存器。在第二模式，当地址额外位为零，处理单元0至(N/2)‑1之多路复用逻辑电路选择存储器之字J输出至第一寄存器，当地址额外位为一，处理单元0至(N/2)‑1之多路复用逻辑电路选择存储器之字J+(N/2)输出至第一寄存器。
具有重塑存储器神经网络单元

[发明专利]神经网络单元及其运作方法-CN201711029751.6有效
发明人： G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2020-09-11 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及神经网络单元及其运作方法，其中第一/第二存储器系装载由N个权重/数据字构成之列。N个处理单元中之处理单元J包含一寄存器，一累加器，一算术单元与一多路复用寄存器。累加器具有一输出。算术单元执行运算以产生结果，其第一输入接收累加器之输出，第二输入接收第一存储器输出之相对应权重字，第三输入接收多路复用寄存器输出之相对应数据字。多路复用寄存器接收第二存储器之相对应数据字以及处理单元J‑1之多路复用寄存器之数据字，并输出选定数据字至处理单元J+1至该多路复用寄存器。对处理单元0而言，处理单元J‑1是处理单元N‑1。处理单元N/4与3N/4之多路复用寄存器分别接收处理单元(3N/4)‑1与(N/4)‑1之多路复用寄存器输出之数据字。
神经网络单元及其运作方法

[发明专利]具有可作为高速缓存存储器或神经网络单元存储器操作的存储器阵列的处理器-CN201710947168.7有效
发明人： G·葛兰·亨利;道格拉斯·R·瑞德 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-12 - 公布日： 2020-08-25 - 主分类号： G06N3/063 文献下载
摘要：一种处理器，包括模式指示器、多个处理核心及神经网络单元(NNU)，所述神经网络单元包括存储器阵列、神经处理单元(NPU)的阵列、高速缓存控制逻辑电路及选择逻辑电路，所述选择逻辑电路被配置为选择性地将多个NPU和所述高速缓存控制逻辑电路耦合到所述存储器阵列。当模式指示器指示第一模式时，所述选择逻辑电路使得所述多个NPU能够从所述存储器阵列读取神经网络权重，以使用所述权重来执行计算。当模式指示器指示第二模式时，选择逻辑电路使得所述多个处理核心能够通过所述高速缓存控制逻辑电路访问作为高速缓存存储器的所述存储器阵列。
具有作为高速缓存存储器神经网络单元操作阵列处理器

[发明专利]具有可作为最后级高速缓存片或神经网络单元存储器操作的存储器阵列的处理器-CN201710946865.0有效
发明人： G·葛兰·亨利;道格拉斯·R·瑞德 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-12 - 公布日： 2020-08-21 - 主分类号： G06N3/063 文献下载
摘要：一种处理器，包括多个处理核心，由多个处理核心共享的最后级高速缓存存储器(LLC)，及包括神经处理单元(NPU)的阵列和存储器阵列的神经网络单元(NNU)。LLC包括多个片。为了从存储器阵列操作以存储由多个NPU读取的神经网络权重的第一模式转换到存储器阵列作为除了多个片之外的LLC的片操作的第二模式，处理器对LLC进行回写无效，及更新哈希算法以包括存储器阵列作为除了多个片之外的LLC的片。为了从所述第二模式转换到所述第一模式，处理器对LLC进行回写无效，及更新哈希算法以从LLC排除存储器阵列。
具有作为最后高速缓存神经网络单元存储器操作阵列处理器

[发明专利]多核微处理器及使用其省电的方法-CN201810985884.9有效
发明人： G·葛兰·亨利;泰瑞·派克斯;布兰特·比恩;史蒂芬·嘉斯金斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2020-08-11 - 主分类号： G06F1/3234 文献下载
摘要：本发明提供一种多核微处理器及使用其省电的方法。微处理器包括多个处理核、高速缓冲存储器及控制单元，其由停止至核的时脉信号使核睡眠。每一处理核执行睡眠指令作为控制单元所产生一各自使上述多个处理核睡眠的请求。控制单元使每一处理核睡眠以响应上述请求，侦测当所有核已产生各自请求以使其睡眠时，唤醒仅一最后处理核产生请求。最后处理核写回及使高速缓冲存储器失效，并指示高速缓冲存储器已失效及产生一请求至控制单元使最后处理核回到睡眠。控制单元当最后处理核写回且使高速缓冲存储器失效时，使最后处理核回到睡眠，并使其它处理核维持睡眠。本发明具有更少的功率消耗。
多核微处理器使用方法

[发明专利]微处理器及其执行方法-CN201710978680.8有效
发明人： G·葛兰·亨利;史蒂芬·嘉斯金斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2020-08-11 - 主分类号： G06F9/30 文献下载
摘要：本发明提供一种微处理器及其执行方法。微处理器包括多个处理核，其中每一处理核实例化一各自架构上可见储存资源。上述多个处理核的一第一处理核遇到一架构指令，其使用由上述架构指令所指定的一值指示上述第一处理核更新上述第一处理核的上述各自架构上可见储存资源。为响应遇到上述架构指令，上述第一处理核将上述数值提供给上述多个处理核的每一处理核及使用上述值更新上述第一处理核的上述各自架构上可见储存资源。除了上述第一处理核外的每一处理核在不遇到上述架构指令的情况下使用上述第一处理核所提供的上述值，更新上述第一处理核的上述各自架构上可见储存资源。
微处理器及其执行方法

[发明专利]硬件处理单元、神经网络单元和计算机可用介质-CN201810324108.4有效
发明人：道格拉斯·R·瑞德;G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-04-11 - 公布日： 2020-07-14 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种硬件处理单元、神经网络单元和计算机可用介质。该硬件处理单元包括：累加器；乘加器，其用于在第一输入和第二输入上接收相应的第一因子和第二因子、并且在第三输入上接收加数，乘加器产生第一因子和第二因子的乘积与加数的总和、并将总和提供于乘加器的输出上；第一复用器，其接收第一操作数、正1和负1并选择其中之一以作为第一因子提供至乘加器；第二复用器，其接收第二操作数、正1和负1并选择其中之一以作为第二因子提供至乘加器；第三复用器，其接收第一操作数和第二操作数并选择其中之一以提供于第三复用器的输出上；以及第四复用器，其接收第三复用器的输出和总和、并选择其中之一以提供至累加器。
硬件处理单元神经网络计算机可用介质

[发明专利]具有阵列宽度可分段之旋转器之神经网络单元-CN201711051737.6有效
发明人： G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2020-07-14 - 主分类号： G06N3/063 文献下载
摘要：第一/第二存储器系装载由N个权重/数据字构成之列。N个处理单元中之处理单元J包含一寄存器，一累加器，一算术单元与一多路复用逻辑电路。累加器具有一输出。算术单元执行运算以产生结果，其第一输入接收累加器之输出，第二输入接收第一存储器输出之相对应权重字，第三输入接收寄存器输出之相对应数据字。多路复用逻辑电路接收第二存储器输出之相对应数据字以及处理单元J‑1之寄存器输出之数据字，并输出选定数据字至该寄存器。对于处理单元0而言，处理单元J‑1是处理单元N‑1。处理单元0与N/2之多路复用逻辑电路分别接收处理单元(N/2)‑1与N‑1之寄存器输出之数据字。
具有阵列宽度分段旋转神经网络单元

[发明专利]具有存储器阵列的处理器-CN201710947167.2有效
发明人： G·葛兰·亨利;道格拉斯·R·瑞德 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-12 - 公布日： 2020-07-03 - 主分类号： G06N3/063 文献下载
摘要：一种处理器，包括神经网络单元(NNU)和包括处理核心和高速缓存存储器的处理复合体(PC)。NNU包括神经处理单元(NPU)、高速缓存控制逻辑电路(CCL)和存储器阵列(MA)。为了从MA操作以保存用于NPU的阵列的神经网络权重的第一模式转换到MA和CCL作为牺牲高速缓存而操作的第二模式，CCL响应于逐出请求而开始将逐出的高速缓存行缓存到MA中，及响应于加载请求而开始向PC提供在MA中命中的行。为了从所述第二模式转换到所述第一模式，CCL使MA的所有行无效，响应于逐出请求而停止将逐出的高速缓存行缓存到MA中，及响应于加载请求而停止向PC提供行。
具有存储器阵列处理器

[发明专利]产生选择性压缩微程序码和选择性解压缩微程序码的方法-CN201611196464.X有效
发明人： G·葛兰·亨利;泰瑞·派克斯;布兰特·比恩 -专利权人：威盛电子股份有限公司
申请日： 2014-09-04 - 公布日： 2020-06-23 - 主分类号： G06F9/30 文献下载
摘要：本发明提供一种产生选择性压缩微程序码和选择性解压缩微程序码的方法。产生选择性压缩微程序码的方法包括：接收一来源码，上述来源码包括多个微程序码组合语言指令，其中部分的上述微程序码组合语言指令的每一个皆以上述来源码的一指示所标示；以及对于上述微程序码组合语言指令的每一个，若并非以上述指示所标示则产生上述微程序码组合语言指令的一单一字组压缩二进制表示式，若由上述指示所标示则产生上述微程序码组合语言指令的一多字组未压缩二进制表示式。本发明能够降低微处理器的复杂度、减小微处理器的体积。
产生选择性压缩微程序解压缩方法

[发明专利]直接对LZ77引擎输出的标记进行霍夫曼编码程序的硬件数据压缩器-CN201610304841.0有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-05-10 - 公布日： 2020-06-12 - 主分类号： H03M7/30 文献下载
摘要：一种硬件数据压缩器，包括LZ77压缩引擎与霍夫曼编码引擎。LZ77压缩引擎扫描字符输入区块并产生标记，此标记为输入区块的词汇字符或用以取代输入区块的字符字符串的反向指针。霍夫曼编码引擎接收LZ77引擎产生的标记，并利用霍夫曼编码表对此标记进行霍夫曼编码程序，以产生压缩输出区块。此硬件数据压缩器不具有内存以中介储存该反向指针。霍夫曼编码引擎直接由LZ77引擎接收LZ77引擎产生的标记，并在LZ77引擎产生下一个标记前输出霍夫曼编码，此霍夫曼编码于霍夫曼编码表中对应至关联于前述标记的符号。
直接 lz77 引擎输出标记进行霍夫曼编码程序硬件数据压缩器

[发明专利]利用使用者指定二维定点算术运算的装置-CN201610866453.1有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2020-06-12 - 主分类号： G06F7/575 文献下载
摘要：一种装置，包括多个算术逻辑单元、一缓存器与多个调整单元。各个算术逻辑单元具有一累加器以及一整数算术单元，对整数输入执行整数算术运算并将一系列整数算术运算的结果累加至累加器作为整数累加值。缓存器可利用整数累加值的小数字元数量的指针以及整数输出的小数字元数量的指针进行程序化。其中，累加器的第一位宽度大于整数输出的第二位宽度的两倍。多个调整单元依据程序化于缓存器的整数累加值的小数字元数量的指针与整数输出的小数字元数量的指针，缩放与填满第一位宽度累加值以产生第二位宽度整数输出。
利用使用者指定二维定点算术运算装置