“F·拉罗萨”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果67个，建议您升级VIP下载更多相关专利

[发明专利]电压调节器装置、对应的方法和数据存储系统-CN202310338002.0在审
发明人： F·格兰德;F·拉罗萨;M·吉亚奎恩塔;A·希格诺瑞罗 -专利权人：意法半导体股份有限公司;意法半导体(鲁塞)公司
申请日： 2023-03-31 - 公布日： 2023-10-17 - 主分类号： G11C5/14 文献下载
摘要：本申请涉及电压调节器装置、对应的方法和数据存储系统。在一个实施例中，一种装置包括：被配置为接收电源电压的电源节点、被配置为提供输出电压的输出节点、耦合到电源节点并耦合到输出节点的多个开关级、耦合到电源节点并被配置为基于电源电压来提供至少一个感测信号的感测电路，以及耦合到感测电路和多个开关级的驱动电路，其中驱动电路被配置为基于至少一个感测信号超过或者未超过至少一个参考电压电平来提供驱动信号并且基于驱动信号来选择性地绕过多个开关级中的选定数目的开关级，从而改变输出节点处的输出电压电平。
电压调节器装置对应方法数据存储系统

[发明专利]集成电路的保护-CN202310205373.1在审
发明人： F·拉罗萨;M·比尔詹 -专利权人：意法半导体(鲁塞)公司;意法半导体国际有限公司
申请日： 2023-03-06 - 公布日： 2023-09-08 - 主分类号： G06F21/78 文献下载
摘要：本公开涉及集成电路的保护。一种集成电路包括：存储器设备，其包括具有非易失性存储器单元且在读取模式中从所述存储器设备外部不可观测的存储器平面；控制器，其在所述存储器设备内部，被配置为检测所述存储器平面的存储内容，且当所述存储内容包含锁定内容时，自动锁定从所述存储器设备外部对所述存储器平面的任何访问，所述集成电路接着处于锁定状态，并且授权向所述存储器设备外部传递存储在所述存储器平面中的至少一个敏感数据。
集成电路保护

[发明专利]用于编程分裂栅极存储器单元的方法和对应的存储器器件-CN201910073190.2有效
发明人： F·拉罗萨;M·曼泰利;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2019-01-25 - 公布日： 2023-08-25 - 主分类号： G11C16/04 文献下载
摘要：本公开的实施例涉及用于编程分裂栅极存储器单元的方法和对应的存储器器件。一种分裂栅极存储器单元包括状态晶体管和选择晶体管，状态晶体管拥有控制栅极和浮置栅极，选择晶体管拥有选择栅极。分裂栅极存储器单元通过在编程持续时间期间向控制栅极施加第一电压、向状态晶体管的漏极施加第二电压、以及向选择晶体管的选择栅极施加第三电压来被编程。第三电压在编程持续时间期间在第一值和第二值之间转换，该第二值大于第一值。
用于编程分裂栅极存储器单元方法对应器件

[发明专利]具有在FDSOI衬底中形成的垂直选择栅极的存储器单元-CN201910288732.8有效
发明人： A·雷尼耶;J-M·米拉贝尔;S·尼埃尔;F·拉罗萨 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-09-24 - 公布日： 2023-08-01 - 主分类号： G11C16/04 文献下载
摘要：本发明涉及一种形成于半导体衬底(SUB)中的存储器单元，包括在该衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与该衬底隔离的选择栅极(SGC)；在该衬底上方延伸并且通过第二栅极氧化物层(D1)与衬底隔离的水平浮置栅极(FG)；和在该浮置栅极上方延伸的水平控制栅极(CG)，该选择栅极(SGC)覆盖该浮置栅极的侧面，该浮置栅极仅通过第一栅极氧化物层(D3)与该选择栅极隔开，并且仅通过第二栅极氧化物层与在该衬底中沿该选择栅极延伸的垂直沟道区域(CH2)隔开。
具有 fdsoi 衬底形成垂直选择栅极存储器单元

[发明专利]集成电路以及用于实现物理不可复制功能的相应方法-CN202310042747.2在审
发明人： A·康特;F·拉罗萨 -专利权人：意法半导体股份有限公司;意法半导体(鲁塞)公司
申请日： 2023-01-28 - 公布日： 2023-07-28 - 主分类号： G06F21/72 文献下载
摘要：本公开的实施例涉及集成电路以及用于实现物理不可复制功能的相应方法。不可复制功能电路装置包括处于原始状态的多个相变存储器单元对，以及耦合到处于原始状态的多个相变存储器单元对的感测电路装置。所述感测电路装置基于可靠性掩码标识处于原始状态的所述多个相变存储器单元对的子集。由感测电路装置感测处于原始状态的多个相变存储器单元对的所标识子集的有效电阻值的差异的符号。感测电路装置基于在原始状态下所标识的多个相变存储器单元对的子集的有效电阻值中的差异的感测符号来生成位串。耦合到不可复制功能电路装置的处理电路装置在操作中使用所生成的位串来执行一个或多个操作。
集成电路以及用于实现物理不可复制功能相应方法

[发明专利]具有同步输出的设备-CN202211469324.0在审
发明人： F·拉罗萨;T·乔维纳齐 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-11-22 - 公布日： 2023-05-23 - 主分类号： G06F1/04 文献下载
摘要：本公开的实施例涉及具有同步输出的设备。本说明涉及一种电子设备，包括：第一输入，被配置成接收时钟信号，通过第一输入缓冲器被耦合到第一电路；以及至少一个输出，通过输出缓冲器被耦合到第一电路，该输出缓冲器在时钟信号的第一边沿上被同步，其中第一输入缓冲器包括被耦合到第一输入的数据输入，并且被配置成在时钟信号的每个第一边沿之后的持续时间期间，不管其数据输入上的值如何，维持其输出上的值恒定。
具有同步输出设备

[发明专利]单独地读出可访问的配对存储器单元-CN201910456430.7有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-04-23 - 公布日： 2023-05-12 - 主分类号： G11C16/04 文献下载
摘要：本发明的各个实施例涉及单独地读出可访问的配对存储器单元。本发明涉及一种在半导体衬底上的非易失性存储器(MA2)，其包括：第一存储器单元，其包括浮置栅极晶体管(TRi,j)和具有嵌入式竖直控制栅极(CSG)的选择晶体管(ST)；第二存储器单元(Ci,j+1)，其包括浮置栅极晶体管(TRi,j+1)和具有与第一存储器单元的选择晶体管相同的控制栅极(CSG)的选择晶体管(ST)，第一位线(RBLj)，耦合至第一存储器单元的浮置栅极晶体管(TRi,j)，以及第二位线(RBLj+1)，耦合至第二存储器单元(Ci,j+1)的浮置栅极晶体管(TRi,j+1)。
单独读出访问配对存储器单元

[发明专利]非易失性存储器器件以及操作该非易失存储器器件的相应方法-CN202211160940.8在审
发明人： F·拉罗萨;A·康特;F·莫甘 -专利权人：意法半导体股份有限公司;意法半导体(鲁塞)公司
申请日： 2022-09-22 - 公布日： 2023-04-07 - 主分类号： G11C16/34 文献下载
摘要：本公开的实施例涉及非易失性存储器器件以及操作该非易失存储器器件的相应方法。在一个实施例中，非易失性存储器器件包括具有多个存储器单元的存储阵列、操作地耦合到存储阵列的控制单元、由控制单元控制并被配置为对存储器单元应用偏置配置以执行存储器操作的偏置级，以及耦合到存储器阵列并由控制单元可控的读取级，读取级被配置为基于验证电平来验证存储器操作是否成功，其中控制单元被配置为根据存储器单元的老化自适应地修改验证电平的值。
非易失性存储器器件以及操作非易失存储器相应方法

[发明专利]电介质界面中具有电荷俘获的紧凑型非易失性存储器器件-CN201711106086.6有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-11-10 - 公布日： 2023-02-03 - 主分类号： H01L27/105 文献下载
摘要：本申请涉及电介质界面中具有电荷俘获的紧凑型非易失性存储器器件。每个存储器单元是在电介质界面中具有电荷俘获的类型，并且包括可由埋置在衬底中的垂直选择晶体管选择并且包括埋置的选择栅极的状态晶体管。存储器单元的列包括双生存储器单元对。双生存储器单元对中的两个选择晶体管具有共同的选择栅极，并且双生存储器单元对中的两个状态晶体管具有共同的控制栅极。对于每一对双生存储器单元，该器件还包括电介质区域，电介质区域位于控制栅极和衬底之间并且与共同的选择栅极重叠，以便在选择栅极的任一侧上形成分别专用于两个双生存储器单元的两个电荷俘获电介质界面。
电介质界面具有电荷俘获紧凑型非易失性存储器器件

[发明专利]物理不可克隆的功能器件-CN202210825089.X在审
发明人： F·拉罗萨;M·比尔詹 -专利权人：意法半导体(鲁塞)公司;意法半导体国际有限公司
申请日： 2022-07-13 - 公布日： 2023-01-17 - 主分类号： H04L9/32 文献下载
摘要：本公开的实施例涉及物理不可克隆的功能器件。在一个实施例中，集成器件包括被配置为生成初始数据组的第一物理不可克隆功能模块以及管理模块，管理模块被配置为至少根据初始数据组生成输出数据组；仅授权输出数据组在器件的第一输出接口上的D个连续传递，D为非零正整数；以及防止输出数据组的任何新生成。
物理不可克隆功能器件

[发明专利]只能读取预定次数的非易失性存储器设备-CN202210827090.6在审
发明人： F·拉罗萨;M·比尔詹 -专利权人：意法半导体(鲁塞)公司;意法半导体国际有限公司
申请日： 2022-07-13 - 公布日： 2023-01-17 - 主分类号： G11C16/14 文献下载
摘要：本公开的各实施例涉及只能读取预定次数的非易失性存储器设备。一种非易失性存储器设备包括存储器平面和处理器，存储器平面包括至少一个存储器区域，至少一个存储器区域包括具有两行和N列的存储器单元阵列，每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管，状态晶体管能够由被掩埋在衬底中并且包括掩埋选择栅极的竖直选择晶体管选择，每列存储器单元包括一对孪生存储器单元，对孪生存储器单元的两个选择晶体管具有公共选择栅极，处理器被配置为在该存储器区域中存储包括一连串N位的信息，使得除了该连串中的最后一位之外，连串中的当前位存储在位于同一行上和两个相邻列上的两个存储器单元中，当前位和后续位分别存储在两个孪生单元中。
只能读取预定次数非易失性存储器设备

[发明专利]包含非自对准水平和垂直控制栅极的存储器单元-CN201810150720.4有效
发明人： F·拉罗萨;S·尼埃尔;J·德拉洛;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2014-10-30 - 公布日： 2022-12-02 - 主分类号： H01L27/11521 文献下载
摘要：本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
包含对准水平垂直控制栅极存储器单元

[实用新型]电子系统-CN202120597526.8有效
发明人： F·拉罗萨 -专利权人：意法半导体(鲁塞)公司
申请日： 2021-03-24 - 公布日： 2022-03-15 - 主分类号： G06F21/73 文献下载
摘要：本公开的实施例涉及电子系统。一种实施例系统包括物理不可克隆功能器件，其中该器件包括非易失性存储器单元的第一组件，每个非易失性存储器单元都具有被嵌入在半导体衬底中的选择晶体管以及具有电连接的控制栅极和浮置栅极的耗尽型状态晶体管，该状态晶体管具有属于公共随机分布的相应的有效阈值电压；以及处理电路，被配置为基于对第一组件的存储器单元的状态晶体管的有效阈值电压的读取，来向器件的输出接口传送输出数据组。利用本公开的实施例，提供了对外部变化和/或老化具有鲁棒性的物理不可克隆功能结构，其数据在读取时可以被清楚地辨别，同时很难被第三方攻击提取。
电子系统

[发明专利]基于浮栅NVM阵列的卷积计算方法和装置-CN202110890550.5在审
发明人： F·拉罗萨;A·康特 -专利权人：意法半导体股份有限公司;意法半导体(鲁塞)公司
申请日： 2021-08-04 - 公布日： 2022-02-18 - 主分类号： G06F17/15 文献下载
摘要：本公开的各实施例涉及基于浮栅NVM阵列的卷积计算方法和装置。在实施例中，一种方法，将属于非易失性存储器单元的浮栅晶体管编程为与权重因子分别相对应的多级阈值电压；利用控制信号执行经编程的浮栅晶体管的感测操作，该控制信号被适配为使对应的存储器单元在由相应经编程的阈值电压确定的时刻变为导电；在每个存储器单元变为导电的经过时间期间，通过使用输入值执行卷积计算；以及输出由卷积计算产生的输出值。
基于 nvm 阵列卷积计算方法装置

[发明专利]用于存储器中卷积计算的方法和对应的集成电路-CN202110899221.7在审
发明人： A·康特;F·拉罗萨 -专利权人：意法半导体股份有限公司;意法半导体(鲁塞)公司
申请日： 2021-08-05 - 公布日： 2022-02-18 - 主分类号： G11C13/00 文献下载
摘要：本公开的实施例涉及用于存储器中卷积计算的方法和对应的集成电路。在一个实施例中，一种用于利用权重因子对输入值进行卷积计算(CNVL)的方法包括将输入值转换为电压信号，并且在相应时隙之上在非易失性存储器点阵列中的所选择的位线上连续施加电压信号，每个存储器点包括耦合到位线并且具有与权重因子相对应的电阻状态的相变电阻存储器单元、以及与相变电阻存储器单元串联耦合并且具有与字线耦合的基极端子的双极选择晶体管，其中相应电压信号偏置相应相变存储器单元，在连续时隙之上对由偏置相应相变电阻存储器单元的电压信号产生、并且流过所选择的字线的读取电流进行积分，并且将积分后的读取电流转换为输出值。
用于存储器卷积计算方法对应集成电路

1
2
3
4
5
下一页»
尾页
共 67 条