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[发明专利]一种基于超先验架构的SAR图像压缩方法-CN202111597113.0有效
发明人： 邸志雄;陈旋;吴强;冯全源 -专利权人：西南交通大学
申请日： 2021-12-24 - 公布日： 2023-07-28 - 主分类号： H04N19/42 文献下载
摘要：本发明公开了一种基于超先验架构的SAR图像压缩方法，具体为：构建自编解码器卷积网络，自编解码器卷积网络包括编码器、算术编解码器和解码器；超先验网络的熵建模，超先验网络的熵建模分为四个部分，分别为超参编码器、超参算术编解码器、超参解码器、概率模型；同时本模型最后使用了单高斯混合模型对均值和方差进行预测，来模拟信号分布，实现熵建模；失真优化，模型根据损失函数进行反向传播，不断地训练和优化，取得更好的压缩效果。本发明对潜在空间中的变量进行熵建模，根据不同的压缩对象进行调整进一步地提高压缩率，通过设计和改进网络结构，提升网络的特征提取和泛化能力，兼顾SAR图像的压缩率和压缩质量。
一种基于先验架构 sar 图像压缩方法

[发明专利]一种可变位宽乘法器自动化生成方法-CN201910215666.1有效
发明人： 邸志雄;叶帅;葛悦;李福强;周玉欣;陆可承;冯全源 -专利权人：西南交通大学
申请日： 2019-03-21 - 公布日： 2023-05-05 - 主分类号： G06F7/523 文献下载
摘要：本发明公开一种可变位宽乘法器自动化生成方法，用户创建目标文件夹，配置顶层乘法器参数；依据本级乘法器参数配置文件中乘法器嵌套层级，进行逐级向下划分，并生成相应的RTL代码；直至被划分单元为最小粒度单元后，停止划分，完成所需乘法器RTL代码的生成工作。本发明考虑了流水级数的配置，实现了乘法器的可配置性，使设计的乘法器灵活性高，普适性强。
一种变位乘法器自动化生成方法

[发明专利]一种基于卷积神经网络的SAR图像压缩方法-CN202010515967.9有效
发明人： 邸志雄;向云帆;徐启涵;吴强;冯全源 -专利权人：西南交通大学
申请日： 2020-06-09 - 公布日： 2022-08-23 - 主分类号： G06T9/00 文献下载
摘要：本发明公开了一种基于卷积神经网络的SAR图像压缩方法，具体为，1、构建SAR图像数据集，并进行预处理；2、构建含输入层、编码器、解码器和输出层四个部分的基于自编解码器与残差模块的卷积神经网络；3、结合Adam优化器对神经网络进行训练。本发明利用了卷积神经网络表征学习的优势，结合残差学习，进一步提升网络的特征提取和泛化能力，从而在一定的压缩比下，取得更好的压缩效果。
一种基于卷积神经网络 sar 图像压缩方法

[发明专利]一种应用于静态霍夫曼表的全并行频数排序生成方法-CN202110133517.8有效
发明人： 邸志雄;邵桢瑜;吴强;冯全源 -专利权人：西南交通大学
申请日： 2021-02-01 - 公布日： 2021-11-16 - 主分类号： H04N19/91 文献下载
摘要：本发明公开了一种应用于静态霍夫曼表的全并行频数排序生成方法，具体为：对257个符号的频数进行排序，排序基于桶排序算法进行设计分为3级：频数大小比较：把所有257个符号的频数与除它以外剩下256个符号的频数进行比较；比较结果相加：将每个符号对应的寄存器中比较的结果进过3级相加得到对应符号的频数的位置的大小；输出排序结果：将每个符号对应的频数存入新的寄存器组输出得到排序结果。本发明能够在三个周期之内完成对频数的排序有效地减小霍夫曼表生成的时间。
一种应用于静态霍夫曼表并行频数排序生成方法

[发明专利]一种用于AC-DC电源控制器的多级电流高压启动电路-CN202010894205.4有效
发明人：吴强;李勋;冯全源;邸志雄;朱樟明 -专利权人：西南交通大学
申请日： 2020-08-31 - 公布日： 2021-09-07 - 主分类号： H02M1/36 文献下载
摘要：本发明公开了一种用于AC‑DC电源控制器的多级电流高压启动电路，包括启动子电路、输入转换子电路和输出控制子电路；启动子电路分别与输入转换子电路和输出控制子电路通信连接；输入转换子电路和输出控制子电路通信连接；启动子电路用于提供电能给输入转换子电路；输入转换子电路用于接受来自外部的电能；输出控制子电路用于持续输出稳定电流。本发明解决了AC‑DC电源控制器电能供给电路设计中存在的电压应力较大、启动电路关断不彻底、电网波动适应能力弱以及功率输出适应性较差的问题。其电压应力小，高压环境下能安全启动电源控制器，自动调整输出功率适应AC‑DC电源控制器功率消耗。
一种用于 ac dc 电源控制器多级电流高压启动电路

[发明专利]编码电路、位平面编码器、编码方法、设备及介质-CN201911401407.4在审
发明人： 邸志雄;李林涛;叶帅;周玉欣;吴伟;虞旭林;王文强;邱鹏程 -专利权人：阿里巴巴集团控股有限公司
申请日： 2019-12-30 - 公布日： 2021-07-09 - 主分类号： H04N19/436 文献下载
摘要：本申请实施例提供一种编码电路、位平面编码器、编码方法、设备及介质。在本申请的一些实施例中，在从原始图像的数据中提取多个比特面的数据后，采用多个位平面编码器并行地对每个比特面的数据进行比特面编码，进而得到每个比特面对应的编码数据；再采用多个熵编码器并行地对每个比特面对应的编码数据进行熵编码，得到各比特面对应的压缩码流，最后，依据生成各比特面对应的压缩码流生成原始图像的压缩图像数据，本申请实施例通过多组串联的位平面编码器和熵编码器分别对各个比特面的数据进行编码，提高编码效率，进而能够提升图像压缩效率。
编码电路平面编码器方法设备介质

[发明专利]用于静态霍夫曼表生成的全并行频数生成电路结构与方法-CN201910302433.5有效
发明人： 邸志雄;叶帅;林思成;冯全源 -专利权人：西南交通大学
申请日： 2019-04-16 - 公布日： 2021-04-09 - 主分类号： H04N19/91 文献下载
摘要：本发明公开一种用于静态霍夫曼表生成的全并行频数生成电路结构与方法，包括257个Cell子模块以及信号发生模块；每个Cell子模块存储有符号值SYMBOL和该符号值对应的频数值FREQ；各Cell子模块接收信号Input_symbol，当前子模块的输出信号Freq_out与Symbol_Out接入下一级子模块，分别作为下一级子模块的输入的控制信号Freq_Right和Symbol_Right；下一级子模块根据输入的控制信号决定自身存储的符号值SYMBOL和频数值FREQ是否发生变化，以实现更新的功能。本发明所提出的电路结构和方法能够有效地减小霍夫曼表生成的时间，提高图片编码效率。
用于静态霍夫曼表生成并行频数电路结构方法

[发明专利]一种功率自适应的频率控制电路-CN202010332573.X有效
发明人：吴强;李勋;冯全源;邸志雄;朱樟明 -专利权人：西南交通大学
申请日： 2020-04-24 - 公布日： 2021-02-09 - 主分类号： H02M3/156 文献下载
摘要：本发明公开了一种功率自适应的频率控制电路，电路结构简单，且可以实现多段变频，属于集成电路技术领域，普遍适用于反激式电源的频率控制部分。所涉及的电路包括：源随电路、第一级比较电路、第二级比较电路和镜像输出电路；所述源随电路与第一级比较电路连接；所述镜像输出电路与第一级比较电路连接，第一级比较电路与第二级比较电路连接。本发明在元件参数选取合适的情况下，电流控制电路可极大提高能源利用率，降低不同负载下电源系统自身的开关功率消耗，并且通过合理的频率曲线优化，极大降低了电源系统噪声对人体影响。
一种功率自适应频率控制电路

[发明专利]一种包含自偏置低压电流镜的高精度电流源-CN201911038497.5有效
发明人：吴强;李勋;冯全源;邸志雄;朱樟明 -专利权人：西南交通大学
申请日： 2019-10-29 - 公布日： 2020-05-26 - 主分类号： G05F3/26 文献下载
摘要：本发明提供一种包含自偏置低压电流镜的高精度电流源，具有零温系数、宽工作电压范围，包括基准电流产生电路和自偏置电流镜。本发明对传统的串级电流镜和基准电流产生电路进行了改进，通过此设计可显著提高电流源输出电流的精确度、稳定性和抗温度干扰能力，普遍适用于模拟芯片的电流源设计。本发明可用于高精度电流源的设计，提高电流源输出电流的精确度、稳定性和抗温度干扰能力，并且可在低电源电压环境下正常工作。
一种包含偏置低压电流高精度

[发明专利]一种基于CISC指令集的流水线取指和译码方法-CN201610140888.8有效
发明人： 邸志雄;向乾尹;冯全源;刘彤阳;周洋程 -专利权人：西南交通大学
申请日： 2016-03-14 - 公布日： 2018-07-31 - 主分类号： G06F9/30 文献下载
摘要：本发明公开了一种基于CISC指令集的流水线取指和译码方法，其实现过程为：1、将指令取入译码级，每周期取一字节长度的指令；2、指令长度寄存器向右移一位；3、指令执行周期数寄存器向右移一位；4、若指令长度寄存器数值为零，且指令执行周期数寄存器数值也为零，转到1，否则转到2，并且取指级输出空指令给译码级。所涉及的指令集，指令长度为1到4个字节，指令执行时间为1到11个时钟周期。本发明克服了传统CISC指令集取指和预译码技术的不足，解决传统CISC流水线设计需要增加额外译码周期和预译码电路的问题，可用于实现一类基于CISC指令集的流水线设计。
一种基于 cisc 指令流水线译码方法

[发明专利]氮化镓基增强耗尽型电平转换电路-CN201310055261.9有效
发明人：郝跃;张译;史江一;马配军;杨小峰;邸志雄 -专利权人：西安电子科技大学
申请日： 2013-01-31 - 公布日： 2013-05-22 - 主分类号： H03K19/0175 文献下载
摘要：本发明公开了一种氮化镓基增强耗尽型电平转换电路，主要解决现有技术尚不能将电平转换电路和氮化镓基电路集成到一个衬底上的缺点。本发明包括第一反相电路，第一输出电路，第二反相电路，第二输出电路等四个部分。第一反相电路将输入电平反相，第一输出电路将第一反相电路反相后的电平下拉，第二反相电路将第一输出电路的输出反相，第二输出电路将第二反相电路反相后的电平下拉。本发明电路结构简单，所用半导体器件工艺实现简单，能够将电平转换电路与氮化镓基电路集成到一个衬底上，提高了可靠性，降低了串扰。
氮化增强耗尽电平转换电路

[发明专利]多核网络处理器的片上互联结构及其方法-CN201310036017.8有效
发明人：史江义;李涛;李超;马佩军;邸志雄;郝跃 -专利权人：西安电子科技大学
申请日： 2013-01-08 - 公布日： 2013-05-15 - 主分类号： G06F15/173 文献下载
摘要：本发明公开一种多核网络处理器片上互联结构及其方法，本发明结构中的快速互联模块、处理单元、快速共享资源之间通过读数据标识总线、写标识总线、写数据总线、命令总线连接。慢速互联模块、处理单元、慢速共享资源之间通过读数据标识总线、写标识总线、写数据总线、命令总线连接。本发明的方法包括：发送命令；选择命令；接收命令；判断命令是否为读命令；发送读数据标识信息；选择读数据标识信息；接收读数据标识信息；发送写标识信息；选择写标识信息；接收写标识信息；发送写数据信息；选择写数据信息；接收写数据信息。本发明提出了一种可用于多核网络处理器的结构简单、较高带宽、良好的并行性、可扩展性以及公平性的互联结构及其方法。
多核网络处理器片上互联结及其方法

[发明专利]并行排序电路及并行排序方法-CN201310007732.9有效
发明人：郝跃;袁莉;史江义;舒浩;邸志雄;马佩军 -专利权人：西安电子科技大学
申请日： 2013-01-09 - 公布日： 2013-04-03 - 主分类号： G06F7/08 文献下载
摘要：本发明公开了一种并行排序电路和并行排序方法，主要解决现有技术的排序速度慢、不能满足实时性要求的问题。其包括比较单元、控制单元和输出单元，该控制单元包括插入地址子单元和删除地址子单元。比较单元对数据进行比较，插入地址子单元利用比较单元输出的比较结果，产生插入地址；删除地址子单元利用插入地址子单元输出的插入地址，产生删除地址；输出单元根据插入地址和删除地址，在一个时钟周期内插入新数据，同时删除最早的数据，输出排序结果。该发明基于硬件实现，并行性好，速度快，减少了排序需要的时钟周期数，满足实时性要求，可以应用于雷达探测等对数据处理速度要求较高的领域。
并行排序电路方法

[发明专利]基于FPGA的高速可变点FFT处理器及其处理方法-CN201210364555.5无效
发明人：马佩军;谢辉辉;舒浩;史江义;田映辉;邸志雄;汤海华 -专利权人：西安电子科技大学
申请日： 2012-09-18 - 公布日： 2013-02-27 - 主分类号： G06F17/14 文献下载
摘要：本发明公开一种基于FPGA的高速可变点FFT处理器及其处理方法，本发明的FFT处理器包括多级处理模块和一级输出模块，多级处理模块和输出模块以流水线方式级连。本发明处理方法的具体步骤为：1、初始设置；2、接收数据；3、数据存储；4、蝶形处理；5、判断FFT运算是否完成；6、结果输出。本发明主要解决现有FFT处理器控制复杂，模块可移植性差和硬件实现困难的问题；通过使用改进结构的基-2算法，本发明FFT处理器的每级结构固定，控制逻辑简单，模块可移植性强，很适合在单片FPGA中实现，同时可以获得高速度、高精度的特性。
基于 fpga 高速可变 fft 处理器及其处理方法

[发明专利]基于FPGA的高速定点FFT处理器及其处理方法-CN201210364566.3有效
发明人：史江义;舒浩;谢辉辉;马佩军;田映辉;邸志雄;汤海华 -专利权人：西安电子科技大学
申请日： 2012-09-18 - 公布日： 2013-02-13 - 主分类号： G06F17/14 文献下载
摘要：本发明公开一种基于FPGA的高速定点FFT处理器及其处理方法，本发明的FFT处理器包括多级FFT处理模块和一级倒位序输出模块。本发明处理方法的具体步骤为：1、接收数据；2、数据翻转；3、数据存储；4、数据蝶形处理；5、判断运算是否结束；6、处理后数据位置调整；7、调整后数据存储；8、倒位序输出。本发明采用了流水线结构及多数据并行处理方法，实现了高速、高精度的FFT运算，解决了基于DSP的FFT处理器设计周期长、硬件成本高及无法并行处理数据的缺陷，同时提高了FFT处理器的工作频率及数据处理速率。
基于 fpga 高速定点 fft 处理器及其处理方法

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