专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]基于反卷积映射的Depthwise卷积计算装置及卷积计算方法-CN202310761653.0在审
  • 朱樟明;张岳琦;冯立琛;李栋;赖睿 - 西安电子科技大学
  • 2023-06-26 - 2023-10-24 - G06N3/063
  • 本发明公开了一种基于反卷积映射的Depthwise卷积计算装置,包括数据获取单元、数据路由器、控制单元以及并行且同构的多个Depthwise卷积计算单元,其中,数据获取单元用于获取输入特征图数据、卷积核权值数据及通道偏置数据;数据路由器用于将数据获取单元缓存的输入特征图数据发送至Depthwise卷积计算单元中;控制单元用于在计算开始前对每个Depthwise卷积计算单元进行参数配置,在计算过程中控制整个装置的Depthwise卷积计算流程;每个Depthwise卷积计算单元用于进行基于反卷积映射的Depthwise卷积计算,获得对应的目标特征图数据。本发明在计算过程中能够减少对输入特征图数据的重复读取,避免由于存储器存取与数据加载造成的额外计算延迟与功耗。
  • 基于卷积映射depthwise计算装置计算方法
  • [发明专利]基于CSR编码的卷积计算加速器及加速方法-CN202310848642.6在审
  • 彭琪;陈纪宇;王一凡;朱樟明 - 西安电子科技大学
  • 2023-07-11 - 2023-10-20 - G06N3/0464
  • 本发明公开了一种基于CSR编码的卷积计算加速器,包括:数据预处理模块,用于从外部读取数据,并进行分块处理;CSR编码模块,用于对分块数据进行CSR编码,得到编码数据及其对应的地址;乘法脉动计算阵列,用于根据地址对对应的编码数据进行计算;数据分配模块,用于将计算结果划分为本窗口数据和跨窗口数据,并传入数据累加模块进行累加;数据延迟模块,用于在判断发生加法写冲突时,向乘法脉动计算阵列反馈反压信号,以暂停当前工作,并在延迟数据相加完毕后重新启动当前工作;数据排布模块,用于对累加数据进行整合并通过再量化模块重新映射位宽后,写入片外存储。该方法减少了片上存储的压力,降低了功耗,适用于高并行卷积计算。
  • 基于csr编码卷积计算加速器加速方法
  • [发明专利]一种轻量化卷积神经网络加速系统及加速方法-CN202310713692.3在审
  • 彭琪;王一凡;陈纪宇;朱樟明 - 西安电子科技大学
  • 2023-06-15 - 2023-10-13 - G06N3/0464
  • 本发明公开了一种轻量化卷积神经网络加速系统及加速方法,该系统包括控制模块、参数存储模块、加速填充补零模块、专用卷积计算模块、专用片上存储模块、后处理模块以及结果传出模块。该系统通过加速填充补零模块消除了无用窗口,减少了数据预处理时间;通过专用卷积计算模块针对性计算不同类型的卷积,节省与提高了资源利用率;通过专用片上存储模块进行中间结果的存储,减少了与片外的数据传输,降低了数据传输所造成的功耗;同时配合高并行度的层内并行计算提高卷积层内计算的并行度,加快计算效率,通过层间并行计算策略并行计算不同类型的卷积层,减少了资源浪费与空闲时间,进一步提高了计算速度。
  • 一种量化卷积神经网络加速系统方法
  • [发明专利]一种Pointwise卷积计算装置与方法-CN202310720515.8在审
  • 朱樟明;张岳琦;冯立琛;李栋;赖睿 - 西安电子科技大学
  • 2023-06-16 - 2023-10-13 - G06N3/0464
  • 本发明提供一种Pointwise卷积计算装置与方法,数据缓存单元对数据矩阵进行划分得到数据子矩阵;数据传输单元将数据子矩阵按照周期并行送入Pointwise卷积计算核中,并根据计算任务划分情况决定是否送入中间运算结果;控制单元控制Pointwise卷积计算核从循环移位读取当前周期的权值并对送入的特征图数据进行卷积运算;数据路由器在控制单元的控制下将卷积运算结果通过总线接口输出至外部存储器或数据传输单元。本发明通过对Pointwise卷积计算核输入的特征图数据与权值数据的存储方式、计算策略进行优化,实现对与从外存读取数据的充分复用与并行计算,大大减少在推理过程中对于外部存储器访问造成的访存延时与功耗。
  • 一种pointwise卷积计算装置方法
  • [发明专利]一种基于衬底偏置的高精度采样网络-CN202310551753.0在审
  • 沈易;刘隆仁;李昂扬;刘术彬;丁瑞雪;朱樟明 - 西安电子科技大学
  • 2023-05-16 - 2023-09-29 - H03M1/12
  • 本发明涉及一种基于衬底偏置的高精度采样网络,包括:负压产生电路、衬偏消除电路、切换开关管M1、采样电容、采样开关管M2和采样开关管M3;采样开关管M2和采样开关管M3组成的采样传输门,采样电容采用下极板采样;负压产生电路输入第一采样时钟信号,控制切换开关管M1的通断保持采样电容上极板的电位,负压产生电路采样时复位和保持时产生负压的工作模式保证了长采样时间的采样精度;同时,采样电容上极板可使用电源地作为参考电压,未引入额外的参考电压源,降低了电路开销;衬偏消除电路输入第二正相采样时钟信号和第二反相采样时钟信号,控制采样开关管M2和采样开关管M3的体端电压消除衬偏效应,提高了采样传输门采样的线性度和精度。
  • 一种基于衬底偏置高精度采样网络
  • [发明专利]高速高精度时间域模数转换器-CN202010402526.8有效
  • 刘马良;张晨曦;胡祎喆;朱樟明;杨银堂 - 西安电子科技大学
  • 2020-05-13 - 2023-09-29 - H03M1/12
  • 本发明公开了一种高速高精度时间域模数转换器,包括:Flash模块(1),用于产生参考电压;VTC模块(2),连接所述Flash模块(1),用于对输入电压信号VIN进行采样并根据所述参考电压对所述输入电压信号VIN进行处理,得到第一时间信号;内插模块(3),连接所述VTC模块(2),用于细分所述第一时间信号,得到第二时间信号;时间域比较器模块(4),连接所述内插模块(3),用于对所述第二时间信号进行比较并输出温度计码;数字译码模块(5),连接所述时间域比较器模块(4),用于将所述温度计码转换成二进制码并输出。本发明提供的时间域模数转换器提高了ADC的速度降低了功耗,并且使得速度和功耗可控。
  • 高速高精度时间域模数转换器
  • [发明专利]基于整数线性规划的超大规模集成电路布线方法-CN202310754747.5在审
  • 彭琪;胡世哲;祁仲冬;朱樟明 - 西安电子科技大学
  • 2023-06-25 - 2023-09-19 - G06F30/394
  • 本发明公开了一种基于整数线性规划的超大规模集成电路布线方法,包括:根据布线区域内的障碍信息、待布线网信息、设计规则信息以及布线轨道信息,进行基础数据初始化;根据基础数据生成线网队列,并利用A*搜索算法,搜索线网队列中每个待布线网的候选路径;基于设计规则信息对不同候选路径之间的违例情况进行检查,并保存第一违例信息;根据第一违例信息构建价值函数和约束条件,求解最优路径;基于最优路径输出布线结果。本发明解决了传统布线方案中不易布开、不能最大限度利用中间结果的问题;并且,本发明对设计规则的检查方式加以优化,可以同时检查多个待布线网、多条候选路径,为布线工具中设计规则检查的方式提供了新的思路。
  • 基于整数线性规划超大规模集成电路布线方法
  • [发明专利]基于分段电容阵列的模数转换器性能的重构电路及方法-CN202310553832.5在审
  • 沈易;马彦明;曾舸峰;杨博文;刘术彬;丁瑞雪;朱樟明 - 西安电子科技大学
  • 2023-05-16 - 2023-09-19 - H03M1/34
  • 本发明提供了一种基于分段电容阵列的模数转换器性能的重构电路及方法,重构电路包括高精度比较器、中精度比较器以及三段式电容阵列,通过连接不同的比较器以及切换开关来改变电容阵列结构和输入信号的输入方式,使得模数转换器在高精度工作模式与中精度工作模式之间切换,从而实现对输入信号的采样以及量化输出。本发明高精度工作模式使用较大的高位电容阵列采样并且使用高精度的比较器,具有更高的功耗更低的速度;中精度工作模式通过高位电容接地方式进行中精度重构,同时使用中精度高速比较器以及部分模数转换器逻辑,整体上提高速度降低功耗。本发明简化了重构操作,节省了重构开关,避免开关的非理想效应对模数转换器量化过程的影响。
  • 基于分段电容阵列转换器性能电路方法
  • [发明专利]一种基于缓冲架构下的采样网络建模电路-CN202110460837.4有效
  • 刘术彬;曹越;韩昊霖;安泽帅;董志成;丁瑞雪;朱樟明 - 西安电子科技大学
  • 2021-04-27 - 2023-09-19 - H03M1/12
  • 本发明公开了一种基于缓冲架构下的采样网络建模电路,包括依次连接的边缘等效寄生电路、输入缓冲器、核内等效寄生电路,其中,边缘等效寄生电路,用于模拟信号源的内阻、封装引入的键合线寄生电感和寄生电阻,以及芯片PAD的寄生电容;核内等效寄生电路,用于模拟核内版图走线引入的寄生电阻,以及核内采样保持电路;由依次连接的边缘等效寄生电路、输入缓冲器、核内等效寄生电路共同实现信号采样。本发明采样网络建模电路分为边缘等效寄生电路,输入缓冲器和核内等效寄生电路,实现简单,且通过对这三部分电路的等效建模优化输入缓冲器的传输函数,进而优化整体ADC采样网络的传输函数,以实现输入信号的最大带宽和线性度,提升ADC的整体性能。
  • 一种基于缓冲架构采样网络建模电路

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