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[发明专利]一种基于STA与SPICE模型仿真筛选瓶颈单元的方法-CN202011474137.2有效
发明人：江荣贵;董森华;郭超;陈彬;都长鑫 -专利权人：南京华大九天科技有限公司
申请日： 2020-12-14 - 公布日： 2023-09-15 - 主分类号： G06F30/33 文献下载
摘要：一种基于STA与SPICE模型仿真筛选瓶颈单元的方法，包括以下步骤：设置经验参数，筛选时序违例的时序路径；分别统计时序违例和非违例的时序路径包含的单元并进行关联；制定瓶颈单元的筛选策略，筛选瓶颈特征单元运算得到瓶颈单元数据集并区分主次；根据时序路径与单元的关联关系检查时序违例的时序路径是否完全覆盖，将未覆盖到的时序违例时序路径构建新的数据集来执行迭代；通过迭代得到最终瓶颈单元数据集进行时序修复。本发明的基于STA与SPICE模型仿真筛选瓶颈单元的方法，能够综合考虑Path与Cell的逻辑结构与物理特性，快速筛选出瓶颈Cell加快时序违例Path的时序修复工作以及整个IC设计的时序验收工程。
一种基于 sta spice 模型仿真筛选瓶颈单元方法

[发明专利]一种减小线长的方法、电子设备及计算机可读存储介质-CN202011412812.9有效
发明人：周汉斌;刘毅;陈彬;董森华 -专利权人：北京华大九天科技股份有限公司
申请日： 2020-12-04 - 公布日： 2023-08-01 - 主分类号： G06F30/394 文献下载
摘要：一种减小线长的方法，其特征在于，包括以下步骤：确定驱动单元、负载单元、缓冲器单元之间的连接关系；根据缓冲器单元的位置，对其进行翻转调整。本发明的减小线长的方法，在插入缓冲器单元时，根据芯片内单元位置及物理布线的实际情况，通过翻转缓冲器单元，改变单元管脚位置，以达到减小布线长度、降低布线难度的目的，从而使得时序ECO优化方案对局部布线的影响更小，精确度和一致性更好。
一种减小方法电子设备计算机可读存储介质

[发明专利]传输线仿真的建模方法和电路仿真系统-CN202211719494.X在审
发明人： 董森华;张进宇;吴大可;周振亚 -专利权人：北京华大九天科技股份有限公司
申请日： 2022-12-30 - 公布日： 2023-06-23 - 主分类号： G06F30/20 文献下载
摘要：公开了一种传输线仿真的建模方法和电路仿真系统。该建模方法包括：获取传输线仿真的多个数据样本，数据样本包括与频率对应的特征导纳值和传输函数值；执行多次建模计算过程；根据多次建模计算过程输出的拟合误差和无源性的指标数据确定多个候选极点数中的最佳极点数；以及将最佳极点数对应的拟合结果用于后续的电路仿真；其中，建模计算过程包括：从多个候选的极点数中选择一个未选择过的极点数作为当前极点数；基于当前极点数对多个数据样本进行矢量拟合，并记录拟合误差；根据拟合结果得到多个频率下的Y参数矩阵；计算用于评价Y参数矩阵的无源性的指标数据。本发明提供的建模方法在传输线仿真建模方面兼顾了拟合精度和无源性。
传输线仿真建模方法电路系统

[发明专利]一种集成电路设计中插入时钟门控的方法-CN202211613425.0在审
发明人： 董森华;雍晓;刘毅 -专利权人：上海华大九天信息科技有限公司
申请日： 2022-12-15 - 公布日： 2023-05-09 - 主分类号： G06F30/327 文献下载
摘要：本发明提供了一种集成电路设计中插入时钟门控的方法，包括以下步骤：1）将目标设计被抽象历程处理转换成以操作为基底的通用网表，所述目标设计，包括，寄存器传输级；2）设定部分时钟门控约束；3）识别所有时序器件并将其转换成相对更通用的时序器件；4）选取时序器件，寻找选定时序器件的反馈回路，制作反馈回路签名，所述反馈回路签名，包括，反馈回路中的所有的实例类型、每个实例的控制信号与每个实例的反馈位置；5）检查当前的时序器件是否存在可能与其他的时序器件共享激源逻辑电路并产生时钟门控群组；6）对时序器件进行分组；7）生成时序器件的激源逻辑和载入逻辑；8）基于激源逻辑生成时钟门控逻辑。本发明可以自动推导出集成电路设计中的时钟门控（Clock Gating）的电路。
一种集成电路设计插入时钟门控方法

[发明专利]一种集成电路设计网表中插入扫描链的方法-CN202211627123.9在审
发明人： 董森华;雍晓;刘毅 -专利权人：上海华大九天信息科技有限公司
申请日： 2022-12-16 - 公布日： 2023-04-04 - 主分类号： G06F30/392 文献下载
摘要：本发明提供了一种集成电路设计网表中插入扫描链的方法，包括以下步骤：1）确定初始逻辑网表；2）访问设计资料库，确定网表中用于扫描单元的顺序元素；3）确定并用扫描单元更换顺序单元；4）抽取、切断已经存在的扫描链；5）对扫描单元进行分组以及排序；6）访问时序资料库中的定时信息，将功能单元之间的连线长度与时序关系作为权重成本函数进行整体的实体优化布局；7）串连、拼接扫描单元，生成扫描链；8）进行局部再加强实体优化；9）输出更新的逻辑网表结果。本发明可以降低保留时间的时序违反。
一种集成电路设计网表中插入扫描方法

[发明专利]一种以旁路电路形式插入扫描单元的方法-CN202211561912.7在审
发明人： 董森华;雍晓;刘毅 -专利权人：上海华大九天信息科技有限公司
申请日： 2022-12-07 - 公布日： 2023-03-24 - 主分类号： G06F30/333 文献下载
摘要：本发明提供了一种以旁路电路形式插入扫描单元的方法，包括以下步骤：1）输入HDL电路设计，获得硬件描述语言电路设计信息。2）确定需要提升可测试性的接口端，以及需要插入扫描电路的相邻集成电路模块之间的端口；3）根据需要提升可测试性的接口端，在所述接口端的两个相邻集成电路模块之间插入测试点及逻辑电路；4）确定需要提升可测试性的存储器模块与黑盒电路，并导出指定的输入输出端口对；5）设定扫描单元的个数并根据扫描单元的个数将扫描单元或多任务器插入所述输入输出端口对。本发明可以提升电路的可控制性与可观察性。
一种旁路电路形式插入扫描单元方法

[发明专利]一种利用电路仿真检查标准单元时序库的方法-CN201911227350.0有效
发明人：刘毅;陈彬;董森华;傅静静 -专利权人：北京华大九天科技股份有限公司
申请日： 2019-12-04 - 公布日： 2023-03-24 - 主分类号： G06F30/3312 文献下载
摘要：一种利用电路仿真检查标准单元时序库的方法，包括以下步骤：1）选择检查单元并构造检查电路；2）计算所述检查单元输入转换值和输出负载值；3）查表得到所述检查单元对应时序弧的时序值；4）设置输入电压/温度条件，生成仿真电路和激励信号；5）对所述检查单元进行spice仿真，得到仿真结果；6）比较所述仿真结果与所述检查单元对应时序弧的时序值的差异并显示。本发明的利用电路仿真检查标准单元时序库的方法，能够有效帮助设计者发现问题，考察单元的时序性能趋势变化，帮助设计者进行不同条件下的单元选型。
一种利用电路仿真检查标准单元时序方法

[发明专利]SV运行时的表达式求值方法-CN202211036281.7在审
发明人：陈彬;杨晓东;董森华;雍晓 -专利权人：成都华大九天科技有限公司
申请日： 2022-08-28 - 公布日： 2022-11-15 - 主分类号： G06F40/253 文献下载
摘要：一种SV运行时的表达式求值方法，其包括：对输入的SV表达式字符串进行语法分析，以将SV表达式字符串转换为AST，AST包括节点以及节点间依赖关系，节点包括操作节点、变量节点；基于SV语义检测规则，对AST进行语义分析，以通过变量查询推导AST中各个变量节点的表达式类型，以及通过操作数合法化核查来确定各个操作节点的表达式类型，并基于表达式类型进行表达式类型传播以对AST进行合法化；判断合法化的AST是否需要优化，如果不需要，则按照自底向上的方向进行遍历，以对合法化后的AST进行求值操作得到SV表达式字符串的求值结果；如果需要，则对合法化后的AST进行优化，按照自底向上的方向进行遍历以对优化后的AST进行求值操作得到SV表达式字符串的求值结果。
sv 运行表达式求值方法

[发明专利]一种基于电路信息的半张量积SAT求解装置及方法-CN202210398898.7在审
发明人：储著飞;潘鸿洋;雍晓;董森华 -专利权人：上海华大九天信息科技有限公司
申请日： 2022-04-15 - 公布日： 2022-07-29 - 主分类号： G06F30/327 文献下载
摘要：一种基于电路信息的半张量积SAT求解装置，包括，输入解析模块、结构转换模块、冲突驱动的电路子句学习算法模块和赋值求解模块，其中，所述输入解析模块，用于将输入的电路信息文件解析所述结构转换模块需要的数据；所述结构转换模块，用于将所述输入解析模块解析的数据转换成基本单元，并发送到所述冲突驱动的电路子句学习算法模块进行求解；所述冲突驱动的电路子句学习算法模块，用于求解电路的SAT，得到满足整体电路的可满足解；所述的赋值求解模块，用于进行各布尔变量的SAT求解赋值。本发明的基于电路信息的半张量积SAT求解装置及方法，既能降低计算时间，又可以取消编码过程。
一种基于电路信息张量积 sat 求解装置方法

[发明专利]一种基于合取范式的半张量积SAT求解方法及装置-CN202210397830.7在审
发明人：储著飞;潘鸿洋;雍晓;董森华 -专利权人：上海华大九天信息科技有限公司
申请日： 2022-04-15 - 公布日： 2022-07-08 - 主分类号： G06F30/327 文献下载
摘要：一种基于合取范式的半张量积SAT求解方法，包括，解析合取范式子句；根据解析得到的合取范式子句，将每个子句Cx表示转换成对应的逻辑矩阵表示Mx，并将得到的Mx通过逻辑关系组合成一组矩阵表达式；根据半张量积SAT求解计算逻辑矩阵表示；根据得到每个Cx的可满足赋值，将每组可满足赋值取交集，得到一组满足所有独立子句C的可满足布尔赋值。本发明的基于合取范式的半张量积SAT求解方法及装置，既能降低计算时间，提高计算效率，又可以提高可满足解的紧致性。
一种基于范式张量积 sat 求解方法装置

[发明专利]一种利用负载单元自动结群修复时序违反的方法及装置-CN201910916558.7有效
发明人：刘毅;燕昭然;王震宇;陈彬;董森华 -专利权人：北京华大九天科技股份有限公司
申请日： 2019-09-26 - 公布日： 2022-05-24 - 主分类号： G06F30/392 文献下载
摘要：一种利用负载单元自动结群修复时序违反的方法，包括以下步骤：在存在保持时间的时序违反的线网上查找驱动单元及时序违反的负载单元，并获取时序违反值及物理位置分布；根据优化算法的单元合理化布局约束确定结群范围；在结群范围内，对时序违反的备选单元进行分析，选取备选单元进行结群操作；对结群内的时序违反点，进行缓冲器单元的插入操作，完成时序优化方案。本发明的利用负载单元自动结群修复时序违反的方法，大幅减少了插入缓冲器单元数目，提高了时序修复效率。
一种利用负载单元自动修复时序违反方法装置

[发明专利]时序修正方法及装置、计算装置和存储介质-CN202110952814.5有效
发明人：刘毅;傅静静;陈彬;董森华 -专利权人：深圳华大九天科技有限公司
申请日： 2021-08-19 - 公布日： 2022-04-12 - 主分类号： G06F30/3315 文献下载
摘要：本发明公开了一种应用于集成电路的时序修正方法及装置、计算装置和存储介质。根据本发明实施例的时序修正方法，集成电路包括多个普通逻辑单元和多个备用修正单元；在集成电路中确定时序出现问题的时序路径以及时序路径中不满足时序要求的第一普通逻辑单元；在第一普通逻辑单元的周边设置搜索范围，并在搜索范围内确定至少一个可用于时序修正的备用修正单元；逐一测试并获得至少一个可用于时序修正的备用修正单元在集成电路中使用的时序结果；根据时序结果确定用于集成电路时序修正的目标备用修正单元，目标备用修正单元为至少一个可用于时序修正的备用修正单元中的至少一个。根据本发明实施例的时序修正方法等，保证了芯片设计的正确性。
时序修正方法装置计算存储介质

[发明专利]电路元器件单元的映射方法、装置和电子设备-CN202110815777.3在审
发明人：刘毅;陈彬;雍晓;董森华;杨晓东 -专利权人：北京华大九天科技股份有限公司
申请日： 2021-07-19 - 公布日： 2022-01-25 - 主分类号： G06F30/39 文献下载
摘要：本申请公开了一种电路元器件单元的映射方法、装置和电子设备，该方法包括：获取第一电路元器件单元库中的多个第一单元和第二电路元器件单元库中的多个第二单元；根据所述第一单元在所述第一电路元器件单元库中的第一标识信息和所述第二单元在所述第二电路元器件单元库中的第二标识信息，确定备选单元；根据所述第一单元和所述第二单元的属性信息，在所述备选单元中确定属性匹配的第一目标单元和第二目标单元；建立所述第一目标单元和所述第二目标单元之间的映射关系，解决人工从至少两套标准单元库挑选出单元进行配对比较的问题。
电路元器件单元映射方法装置电子设备

[发明专利]一种复合电流源噪声的建模方法-CN202011604849.1在审
发明人：陈水珑;王静;董森华 -专利权人：北京华大九天科技股份有限公司
申请日： 2020-12-30 - 公布日： 2021-04-06 - 主分类号： G06F30/20 文献下载
摘要：一种复合电流源噪声的建模方法，包括以下步骤：根据库中单元的管脚和时序信息获取基本噪声模型结构；分析单元的电路结构获取通道连接块的相关信息；根据通道连接块的相关信息对全单元电路进行动态仿真，获得噪声模型所需参数；根据获取的参数信息建立完整噪声模型，完成单元库建模。本发明的复合电流源噪声的建模方法，采用完整的全电路进行仿真，从而减少由于电路切割可能引起的误差，得到更加准确的噪声模型，同时全电路的设置也方便对仿真进行验证和调试。
一种复合电流噪声建模方法

[发明专利]一种时序路径的老化仿真分析方法-CN202011440411.4在审
发明人：郭超;董森华;陈彬;江荣贵;石华俊 -专利权人：北京华大九天软件有限公司
申请日： 2020-12-11 - 公布日： 2021-02-26 - 主分类号： G06F30/3308 文献下载
摘要：本发明提供一种时序路径的老化仿真分析方法，包括以下步骤：1）基于时序路径搭建电路网表；2）在所述电路网表中的各个单元模块之间插入第一电阻；3）在所述电路网表中的各个单元模块的输出端插入第二电阻，并通过电容接地；4）在所述电路网表中的各个单元模块的输入端插入第三电阻，并通过电压激励源接地；5）进行应力仿真；6）将应力仿真结果代入时序仿真的网表，运行SPICE时序仿真。本发明在应力仿真与时序仿真的电路网表中添加不影响仿真精度的控制元件，并对时序路径中各单元模块独立设定信号翻转率与信号占空比，从而实现对时序路径中各单元老化条件的动态控制。
一种时序路径老化仿真分析方法

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