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[发明专利]晶圆接合方法和接合器件结构-CN202310122540.6在审
发明人：庄学理;李元仁;许诺;朱芳兰;吴伟成 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-02-15 - 公布日： 2023-09-19 - 主分类号： H01L21/60 文献下载
摘要：在实施例中，晶圆接合方法包括：接收第一晶圆和第二晶圆，第一晶圆包括第一对准标记，第一对准标记包括第一磁性部件的第一网格，第二晶圆包括第二对准标记，第二对准标记包括第二磁性部件的第二网格；在光学对准工艺中，使第一对准标记与第二对准标记对准；在光学对准工艺之后，在磁性对准工艺中使第一对准标记与第二对准标记对准，第一磁性部件的北极与第二磁性部件的南极对准，第一磁性部件的南极与第二磁性部件的北极对准；以及形成第一晶圆和第二晶圆之间的接合。本发明的实施例还提供了接合器件结构。
接合方法器件结构

[发明专利]晶圆键合方法和经键合器件结构-CN202210854969.X在审
发明人：庄学理;李元仁;朱芳兰;吴伟成;许诺 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-07-19 - 公布日： 2023-08-01 - 主分类号： H01L21/50 文献下载
摘要：本公开总体涉及晶圆键合方法和经键合器件结构。在一个实施例中，一种结构包括：第一器件，包括第一电介质层和在第一电介质层中的第一对准标记，第一对准标记包括第一磁十字，第一磁十字具有第一北极和第一南极；以及第二器件，包括第二电介质层和在第二电介质层中的第二对准标记，第二对准标记包括第二磁十字，第二磁十字具有第二北极和第二南极，第一北极与第二南极对准，第一南极与第二北极对准，第一电介质层通过电介质‑电介质键合而键合到第二电介质层，第一对准标记通过金属‑金属键合而键合到第二对准标记。
晶圆键合方法经键合器件结构

[发明专利]用于嵌入式非易失性存储器技术的测试线字母-CN201610755954.2有效
发明人：连瑞宗;朱芳兰;林宏达;吴伟成;张谷宁;王羽榛 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-08-29 - 公布日： 2019-09-13 - 主分类号： H01L21/66 文献下载
摘要：本发明涉及衬底及形成方法，衬底具有用于识别集成芯片上的测试线的测试线字母，同时避免高k金属栅极工艺的污染。在一些实施例中，衬底具有半导体衬底。测试线字母结构配置在半导体衬底上方并具有在测试线字母结构的上表面和测试线字母结构的下表面之间垂直延伸的一个或多个沟槽。一个或多个沟槽配置在测试线字母结构内以在测试线字母结构的上表面中形成具有字母数字字符的形状的开口。本发明还提供了用于嵌入式非易失性存储器技术的测试线字母。
用于嵌入式非易失性存储器技术测试字母

[发明专利]用于HKMG CMOS技术的嵌入式多晶SiON CMOS或NVM的边界方案-CN201510610789.7有效
发明人：庄学理;吴伟成;高雅真;刘世昌;朱芳兰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-09-23 - 公布日： 2019-05-21 - 主分类号： H01L27/092 文献下载
摘要：本发明涉及一种结构和一种用于减少集成电路中的CMP凹陷的方法。在一些实施例中，该结构具有带有嵌入式存储器区域和外围区域的半导体衬底。一个或多个伪结构形成在存储器区域和外围区域之间。将伪结构放置在嵌入式存储器区域和外围区域之间导致位于其间的沉积层的表面在抛光之后变得更为平坦，不会出现凹陷效应。减小的凹槽减少了金属残留物的形成并由此减小了由于金属残留物而导致的电流泄漏和短路。另外，较小的凹陷将减少有源器件的多晶硅损失。在一些实施例中，一个伪结构形成有角度的侧壁，这消除了对边界切割蚀刻工艺的需要。
用于 hkmg cmos 技术嵌入式多晶 sion nvm 边界方案

[发明专利]一种集成电路及形成集成电路的方法-CN201510245441.2有效
发明人：庄学理;吴伟成;高雅真;朱芳兰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-05-14 - 公布日： 2018-12-14 - 主分类号： H01L27/11563 文献下载
摘要：本发明涉及具有低多晶硅电阻和高编程/擦除速度、利用替代栅极技术将非易失性存储器(NVM)嵌入HKMG集成电路中的结构和方法。在HKMG电路的替代栅极工艺之后，在NVM器件的顶面上方形成的硅化物层防止了接触件形成期间的多晶硅损坏，并且提供了低栅极电阻，从而提高了NVM器件的编程/擦除速度。本发明涉及HKMG技术中嵌入式闪存的双硅化物形成方法。
hkmg 技术嵌入式闪存双硅化物形成方法

[发明专利]集成芯片及其形成方法-CN201610884100.4在审
发明人：吴伟成;连瑞宗;王羽榛;朱芳兰;林宏达;张谷宁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-10-10 - 公布日： 2017-08-04 - 主分类号： H01L23/544 文献下载
摘要：本发明涉及一种具有用于识别集成芯片上的测试线的测试线字母同时避免高k金属栅极工艺的污染的衬底，以及形成方法。在一些实施例中，公开了一种集成芯片。集成芯片具有半导体衬底。在半导体衬底上方布置测试线字母。测试线字母包括从半导体衬底向外突出的字母数字字符形状的正型突出物。在半导体衬底上方布置一个或多个伪结构。一个或多个伪结构靠近测试线字母的边界。本发明的实施例还提供了形成集成芯片的方法。
集成芯片及其形成方法