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[发明专利]集成电路布局方法以及分布式设计方法-CN201811320315.9在审
发明人：鞠瑜华;白利琼;赵剑峰 -专利权人： 成都华微电子科技有限公司
申请日： 2018-11-07 - 公布日： 2019-04-16 - 主分类号： G06F17/50 文献下载
摘要：集成电路布局方法以及分布式设计方法，涉及集成电路技术。本发明的集成电路布局方法，包括下述步骤：1)布局方案整理：依据逻辑网表和物理单元分布确定布局方案的格式，每一布局方案包括特征值部分和该布局方案的代价值，特征值部分包括逻辑块连接关系矩阵和逻辑块位置向量；2)采用退火算法，生成布局方案并优选出代价最低的布局方案作为最优解。本发明能够以高效的方式形成最优的布局方案。
集成电路布局分布式设计集成电路技术连接关系矩阵逻辑块位置逻辑网表退火算法物理单元逻辑块最优解向量

[发明专利]衬偏电压调整稳定输入翻转电平的接收器-CN201610643054.9有效
发明人：李大刚;刁小芃;张克林;林立爽;黄俊杰;刘范宏 -专利权人： 成都华微电子科技有限公司
申请日： 2016-08-08 - 公布日： 2019-03-26 - 主分类号： H03K19/0175 文献下载
摘要：衬偏电压调整稳定输入翻转电平的接收器，涉及集成电路技术。本发明包括输入端VIN、输出端VOUT和反相器，还包括一个从反相器和第一运放，所述从反相器由串联于高电平VCC和地电平之间的第三MOS管和第四MOS管构成，第三MOS管与第一MOS管相同，第四MOS管与第二MOS管相同，第三MOS管的衬底和第一MOS管的衬底皆连接到第一运放OP1的输出端，第三MOS管的栅极和第四MOS管的栅极皆连接到参考电压源，第三MOS管和第四MOS管的串联连接点连接第一运放OP1的正性输入端，第一运放OP1的负性输入端连接电平值为VCC/2的第二参考电压源。本发明不受电源电压和温度的影响。
电压调整稳定输入翻转电平接收器

[发明专利]适用于模数转换器的电容线性度自动校正方法-CN201510981526.7有效
发明人：胡达千 -专利权人： 成都华微电子科技有限公司
申请日： 2015-12-23 - 公布日： 2018-12-25 - 主分类号： H03M1/10 文献下载
摘要：适用于模数转换器的电容线性度自动校正方法，涉及模拟集成电路领域。本发明包括下述步骤：1)转换误差校正；2)采样误差校正；3)获得最终数据。本发明的有益效果为，本发明的电容线性度自动校正算法，在不降低电容匹配误差的情况下，抑制了电容线性度对转换结果的影响，大幅提高了电容的匹配精度。
适用于转换器电容线性自动校正方法

[发明专利]SAR型ADC电容重分布阵列归一化桥接电容电路-CN201810451472.7在审
发明人：杨平;李永凯;王波;齐旭;岑远军;黄欣 -专利权人： 成都华微电子科技有限公司
申请日： 2018-05-11 - 公布日： 2018-10-12 - 主分类号： H03M1/46 文献下载
摘要：SAR型ADC电容重分布阵列归一化桥接电容电路，涉及集成电路。本发明低N位电容阵列仅由N个低位电容构成，每个低位电容对应一个数据位；所述桥接电容的电容值为1个单位电容值；桥接电容和数据位电容均由X个独立的单位电容组成，X为自然数，取值由该电容所在位置确定，每个单位电容的电容值为1个单位电容值。本发明保证整个电容阵列均为单位电容，最大限度提升DA内核的转换线性度。
电容单位电容桥接电容电路电容阵列分布阵列归一化低位线性度内核集成电路转换保证

[发明专利]超高精度低代价高阶补偿带隙基准电路-CN201810451456.8在审
发明人：杨平;岑远军;李永凯;李大刚;齐旭;刘建康 -专利权人： 成都华微电子科技有限公司
申请日： 2018-05-11 - 公布日： 2018-08-31 - 主分类号： G05F1/567 文献下载
摘要：超高精度低代价高阶补偿带隙基准电路，涉及集成电路。本发明包括：串联的第一PMOS管和第六NMOS管，串联的第二PMOS管和第七NMOS管，第七NMOS管的源极接晶体管组的输入端，晶体管组的输出端和控制端接地；第一PMOS管、第二PMOS管、第三PMOS管的宽长比相同，均为一个单位宽长比；第六NMOS管和第七NMOS管的宽长比相同；第四PMOS管和第五PMOS管的宽长比均为2.375倍单位宽长比，第一电阻R1的电阻值R1＝35424Ω，第二电阻R2的电阻值R2＝119260.8Ω。本发明可以获得高精度带隙基准电压。
宽长比电阻带隙基准电路高阶补偿晶体管组低代价串联带隙基准电压接地控制端输出端输入端源极集成电路

[发明专利]基于反相器设计的高速比较器电路-CN201711479966.8在审
发明人：李永凯;岑远军;杨平;廖志凯;彭箫天;冯浪 -专利权人： 成都华微电子科技有限公司
申请日： 2017-12-29 - 公布日： 2018-07-31 - 主分类号： H03K5/26 文献下载
摘要：基于反相器设计的高速比较器电路，涉及集成电路技术。本发明包括反相器部分和锁存部分，所述锁存部分包括：第七MOS管，其电流输入端接系统高电平VDD，电流输出端接第十一MOS管的电流输入端，栅端接比较器电路输出点OUT；第八MOS管，其电流输入端接系统高电平VDD，电流输出端接比较器电路输出点OUT，栅端接第七MOS管的电流输出端；第九MOS管，其栅端接第二时钟输入端，其电流输入端接系统高电平VDD，电流输出端接第七MOS管的栅端；第十MOS管，第十一MOS管和第十二MOS管。本发明有效减小了电路及版图设计难度，更加易于大规模集成电路设计。
电流输出端电流输入端栅端反相器高电平高速比较器电路比较器电路输出点锁存大规模集成电路设计集成电路技术时钟输入端版图设计减小电路

[发明专利]片内频率补偿的电压模开关DC-DC转换器-CN201610221624.5有效
发明人：冯浪;武鹏;王洪全;李呈 -专利权人： 成都华微电子科技有限公司
申请日： 2016-04-09 - 公布日： 2018-07-24 - 主分类号： H02M3/156 文献下载
摘要：片内频率补偿的电压模开关DC‑DC转换器，涉及模拟集成电路领域，本发明包括误差放大器、PWM比较器、振荡器、逻辑控制模块和功率管，功率管具有用于输入可变直流电压VIN的VIN输入端，还包括前馈补偿模块，前馈补偿模块的输出端接误差放大器的负性输入端，前馈补偿模块的输出端还通过第二电阻Rf2接地，前馈补偿模块的输出端还通过第三电阻Rf3接误差放大器的输出端，前馈补偿模块的输出端通过第一电阻Rf1接输出电压Vsense。本发明在保证环路稳定性的情况下，实现补偿元器件片上全集成，节省PCB面积，降低应用成本。
频率补偿电压开关 dc 转换器

[发明专利]覆盖率驱动的FPGA及类似ASIC验证方法-CN201711044222.3在审
发明人：李国;段清华;王鑫;杨平;杨尚罡 -专利权人： 成都华微电子科技有限公司
申请日： 2017-10-31 - 公布日： 2018-04-24 - 主分类号： G06F17/50 文献下载
摘要：覆盖率驱动的FPGA及类似ASIC验证方法，涉及FPGA技术，本发明包括以下步骤(1)将电路图转化为Verilog模型，以脚本方式自动根据输入端口生成功能覆盖率模型；(2)构造验证环境，将电路图和Verilog模型同时做为待测设计，在验证环境中例化；(3)在验证环境中产生激励，然后收集待测设计的输出数据，在验证环境的计分板和后处理脚本中进行对比；(4)在步骤(3)执行的同时，收集Verilog模型的功能覆盖率和结构覆盖率。(5)当功能覆盖率和结构覆盖率达到既定要求时，即认为定制电路已满足设计要求，停止仿真。本发明具有高效充分的特点。
覆盖率驱动 fpga 类似 asic 验证方法

[发明专利]数字频率合成电路-CN201711040460.7在审
发明人：张文国;李正杰;熊宣淋;候伶俐;刘洋 -专利权人： 成都华微电子科技有限公司
申请日： 2017-10-31 - 公布日： 2018-04-17 - 主分类号： G06F1/02 文献下载
摘要：数字频率合成电路，涉及集成电路技术领域。本发明包括下述部分输入分频器，具有参考时钟输入端和输出端，其输出端接相位检测器；反馈分频器，其输入端接合成电路输出端，其输出端接相位检测器；相位检测器，其输出端接合成器控制模块；合成器控制模块，其输出端接数字延迟线；数字延迟线，其时钟信号输入端接参考时钟输入端，其输出端通过一个反相器接合成电路输出端；启动停止器，具有第一输入端、第二输入端和控制信号输入端，其第一输入端接参考时钟输入端，其第二输入端接合成电路输出端。本发明的有益效果是，相对传统频率合成电路精度更高、锁定时间更短。全数字解决方案对时钟管理模块具有重要意义。
数字频率合成电路

[发明专利]基于Ultra‑Flex的FPGA测试方法-CN201710592692.7在审
发明人：杨超;刘建明;张路;张世华;张浩 -专利权人： 成都华微电子科技有限公司
申请日： 2017-07-19 - 公布日： 2018-02-23 - 主分类号： G01R31/3185 文献下载
摘要：基于Ultra‑Flex的FPGA测试方法，涉及集成电路测试技术，本发明包括下述步骤1)建立Verilog模型，生成FPGA的配置文件和仿真波形文件；2)读取配置文件，生成编程向量；3)读取步骤1)的仿真波形文件，生成测试向量；4)建立Ultra Flex配置模板和测试模板，使用Ultra Flex的编译工具编译编程、测试向量；5)调用Ultra Flex的配置模板自动读取编程向量，调用Ultra Flex的测试模板自动读取测试向量，实现对FPGA的在线测试。本发明可以提高测试效率，降低测试时间成本。
基于 ultra flex fpga 测试方法

[发明专利]差分时钟驱动电路-CN201710574979.7在审
发明人：王小波;于冬;张英;刘洋 -专利权人： 成都华微电子科技有限公司
申请日： 2017-07-14 - 公布日： 2018-01-19 - 主分类号： H03K3/027 文献下载
摘要：差分时钟驱动电路，涉及集成电路技术。本发明包括下述部分第一级驱动电路，其输入端接差分电压输入端，其输出端接加法器；加法器，其输出端作为最终输出端；延迟电路，其输入端接差分电压输入端；第二级驱动电路，其输入端接延迟电路的输出端，其输出端接加法器；脉冲发生器，其第一输入接口接延迟电路的输出端，其第二输入接口接差分电压输入端，其输出端接第三级驱动电路的输入端；第三级驱动电路，其输出端接加法器；本发明增强了高频信号，从而再将全摆幅输入时钟信号转换成低摆幅输出时钟信号时，补偿了互连线的高频衰减。
时钟驱动电路

[发明专利]跨时钟域异步FIFO及数据处理方法-CN201710591509.1在审
发明人：王志超;李晓佳;侯伶俐;张英 -专利权人： 成都华微电子科技有限公司
申请日： 2017-07-19 - 公布日： 2018-01-12 - 主分类号： G06F13/16 文献下载
摘要：跨时钟域异步FIFO，涉及集成电路设计技术领域。本发明包括BRAM阵列和与BRAM阵列连接的FIFO控制器、写入地址锁存器、写入数据锁存器、读取地址锁存器和读取数据锁存器；在读加法器和第一比较器之间，设置有一个二进制到格雷码转换器，在读计数器和第一参考点之间，设置有一个二进制到格雷码转换器，在写计数器和第二参考点之间，设置有一个二进制到格雷码转换器，在写加法器和第三比较器之间，设置有一个二进制到格雷码转换器。本发明本发明能降低FIFO控制逻辑所占面积，减少工作过程中内部信号的毛刺，提高FIFO在工作时的稳定性。
时钟异步 fifo 数据处理方法

[发明专利]复用延迟线的高精度数字延时锁相环-CN201710591537.3在审
发明人：张文国;李正杰;李显军;曹敬;熊宣淋 -专利权人： 成都华微电子科技有限公司
申请日： 2017-07-19 - 公布日： 2017-12-29 - 主分类号： H03L7/081 文献下载
摘要：复用延迟线的高精度数字延时锁相环，涉及集成电路技术，本发明包括延迟锁定环和时钟网络，所述延迟锁定环包括下述部分二选一选择器，计数器，启动/停止控制器，延迟线，包括至少3个串联的延迟单元，每个延迟单元的输出端都分别连接到时钟选择器，每个延迟单元的输出端还分别连接编码器；编码器，其输出端连接到时钟选择器的控制端，时钟选择器，其输出端连接到时钟网络。本发明能够有效减少DLL消耗的硅面积。
延迟线高精度数字延时锁相环

[发明专利]低功耗SRAM型FPGA-CN201710574578.1在审
发明人：曹敬;侯伶俐;李正杰;李显军 -专利权人： 成都华微电子科技有限公司
申请日： 2017-07-14 - 公布日： 2017-12-22 - 主分类号： H03K19/177 文献下载
摘要：低功耗SRAM型FPGA，涉及集成电路设计技术领域。本发明包括存储单元阵列、行控制线和列控制线，存储单元阵列中包括至少一个低功耗存储单元组，每个低功耗存储单元组由A、B两列存储单元构成，其中A列存储单元具有与A列中各存储单元连接的第一列线和第二列线，B列存储单元具有与B列中各存储单元连接的第三列线和第四列线，第一列线、第二列线、第三列线、第四列线为相互独立的4条列线；第一列线和第三列线之间设置有第一开关；第一列线和第四列线之间设置有第二开关；第二列线和第三列线之间设置有第三开关；第二列线和第四列线之间设置有第四开关。本发明可以有效的降低整个芯片的功耗水平。
功耗 sram fpga

[发明专利]冷备份系统高阻态高线性采样保持电路-CN201710331574.0在审
发明人：杨平;岑远军;李大刚;李永凯;牛义 -专利权人： 成都华微电子科技有限公司
申请日： 2017-05-11 - 公布日： 2017-10-20 - 主分类号： H03M1/06 文献下载
摘要：冷备份系统高阻态高线性采样保持电路，涉及集成电路。本发明包括采样开关，所述采样开关包括一个NMOS管，采样开关的输入端接NMOS管的源极，输出端接NMOS管的漏极，采样开关的控制端接NMOS管的栅极，其特征在于，还包括一个自举单元，自举单元的输入端接采样开关的输入端，自举单元的输出端接NMOS管的栅极，采样开关的控制端接自举单元的输出端。本发明在增添少量芯片面积及功耗的条件下，通过自举单元产生采样开关的导通电平电压，从而将沟道注入电荷引起的采样误差全部转化为线性采样误差。
备份系统高阻态高线性采样保持电路