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[发明专利]一种避免SoC总线握手机制失效的防护方法及防护系统-CN202310955532.X在审
发明人：娄冕;杨靓;黄巾;张伟;孙甫超 -专利权人：西安微电子技术研究所
申请日： 2023-07-31 - 公布日： 2023-10-20 - 主分类号： G06F13/42 文献下载
摘要：本发明公开了一种避免SoC总线握手机制失效的防护方法及防护系统，当写数据结束信号WLAST、写数据应答信号WREADY与写数据有效信号WVALID均有效时，从机回应写回应有效信号BVALID有效；当读地址有效信号ARVALID与读地址应答信号ARREADY均有效时，用寄存器锁存表示读数据长度的读长度信号ARLEN信号，同时拉高读数据有效信号RVALID；每完成一次读数据应答信号RREADY握手，则锁存后的读长度信号ARLEN经过自减计数器CNT减1，结果通过比较器模块CMP判断自减为0时产生读数据结束信号RLAST信号。本发明相较超时检测机制具有响应速度快、资源开销极低且自动感知的效果。本发明具有独立的总线接口，总线与从机之间不增加任何时序路径的侵扰，对时序收敛友好。
一种避免 soc 总线握手机制失效防护方法系统

[发明专利]一种总线的宏节拍和周期生成方法-CN202111275681.9有效
发明人：张斌;崔媛媛;娄冕;许辉勇;杨靓;黄巾;王会敏;徐晚成 -专利权人：西安微电子技术研究所
申请日： 2021-10-29 - 公布日： 2023-09-19 - 主分类号： G06F13/42 文献下载
摘要：本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
一种总线节拍周期生成方法

[发明专利]一种基于指令控制的神经网络加速器数据重用架构-CN202310445515.1在审
发明人：焦峰;毕思颖;娄冕;黄巾;杨靓 -专利权人：西安微电子技术研究所
申请日： 2023-04-23 - 公布日： 2023-09-12 - 主分类号： G06F9/30 文献下载
摘要：本发明公开了一种基于指令控制的神经网络加速器数据重用架构，通过指令解析、译码及多级发射，控制实现输入分块数据按照通道优先的顺序进行处理，可对相邻数据分块输出的部分和数据进行片内复用，采用指令传递的方式，提供算子配置信息，输入缓存区可据此生成当前片上数据块的访存地址，并根据指令控制信息完成算子部分和数据覆盖缓存、累加缓存、结果输出的判断处理，数据分块的结果信息在片上缓存，实现相邻数据块部分和数据在通道累加中的多次复用，并在计算得出输出特征图分块数据后完成输出。
一种基于指令控制神经网络加速器数据重用架构

[发明专利]一种AHB-lite总线矩阵的结构-CN202310335219.6在审
发明人：赵翠华;黄九余;娄冕;李磊;罗敏涛;黄巾 -专利权人：西安微电子技术研究所
申请日： 2023-03-30 - 公布日： 2023-07-07 - 主分类号： G06F15/17 文献下载
摘要：本发明公开了一种AHB‑lite总线矩阵的结构，包括：输入输出控制模块分别与主机、地址译码及从机信号传送模块进行信息交互；从机控制模块连接从机；主机控制模块与所有的从机控制模块相连接，进行信息交互；一个主机对应一个主机控制模块，一个从机对应从机控制模块。本发明实现了基于AHB‑lite总线矩阵的多主机多从机的并行访问；同时本发明控制逻辑通用性强，可扩展性好，易于扩展，应用灵活性高。基于无总线访问冲突时的各主机总线访问可以直接传递到从机，加速访问速率；基于AHB‑lite的两级流水，支持多主多从的无缝高效总线访问。
一种 ahb lite 总线矩阵结构

[发明专利]一种基于存内计算的卷积加速计算系统及方法-CN202011380470.7有效
发明人：娄冕;谢成民;杨靓;李立;金玉琳;朱吉喆 -专利权人：西安微电子技术研究所
申请日： 2020-11-30 - 公布日： 2023-06-16 - 主分类号： G06F30/39 文献下载
摘要：本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。
一种基于计算卷积加速系统方法

[发明专利]一种适用于神经网络加速器的内存回收结构及方法-CN202211643130.8在审
发明人：毕思颖;焦峰;娄冕;黄巾;杨靓 -专利权人：西安微电子技术研究所
申请日： 2022-12-20 - 公布日： 2023-04-14 - 主分类号： G06F9/50 文献下载
摘要：本发明公开了一种适用于神经网络加速器的内存回收结构及方法，集成电路设计领域，可以通过寄存器对神经网络加速器进行“任务态‑空闲态”模式切换，在空闲态时通过关闭加速器中模块时钟降低其整体功耗。可以在加速器处于空闲态时将其内部存储RAM阵列资源释放给智能异构芯片上其他单元，提高处理器整体工作效率。且本发明设计结构简单，只集成寄存器和控制单元在加速其内部，在释放存储资源的同时没有产生大多冗余的逻辑加大不必要的功耗，在成本上没有增加多余开销，芯片面积上也不会带来太大的消耗。且该结构可扩展性强，可以用于RAM阵列型缓存设计，同样，也适用于其他智能加速器结构。
一种适用于神经网络加速器内存回收结构方法

[发明专利]一种降低深度神经网络数据迁移及功耗的卷积运算结构-CN202010130325.7有效
发明人：娄冕;苏若皓;杨靓;崔媛媛;张海金;郭娜娜;刘思源;黄九余;田超 -专利权人：西安微电子技术研究所
申请日： 2020-02-28 - 公布日： 2023-04-07 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。
一种降低深度神经网络数据迁移功耗卷积运算结构

[发明专利]一种支持不同封装形式的管脚复用方法和系统-CN202211348841.2在审
发明人：赵翠华;罗敏涛;娄冕;黄巾;杨靓;李海松;李磊;黄九余 -专利权人：西安微电子技术研究所
申请日： 2022-10-31 - 公布日： 2023-01-20 - 主分类号： G06F30/39 文献下载
摘要：本发明公开了一种支持不同封装形式的管脚复用方法和系统，包括以下过程，将不同的封装形式管脚复用进行分割，每种封装形式单独进行管脚复用控制管理，形成封装形式选择配置；将封装形式选择配置写到非易失性存储体中，通过读取非易失性存储体中的封装形式选择配置，通过封装形式选择配置来选择具体封装形式下的复用管脚。在不增加额外管脚的情况下，实现不同封装形式下管脚复用的快速切换，实现芯片不同封装形式下的有效管脚复用，降低用户使用复杂度。
一种支持不同封装形式管脚方法系统

[发明专利]一种用于测试SoC功能的测试电路、测试方法和SoC-CN202010872819.2有效
发明人：赵翠华;李磊;李红桥;罗敏涛;娄冕;刘思源;肖刚;翟孟奎 -专利权人：西安微电子技术研究所
申请日： 2020-08-26 - 公布日： 2022-11-29 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种用于测试SoC功能的测试电路、测试方法和SoC，当测试模式控制寄存器配置SoC为测试模式时，管脚复用选择模块切换并行PROM复用管脚选择片外测试用并行PROM接口，此时：片内测试加载程序控制器用于通过片外测试用并行PROM接口加载SoC功能测试程序，并用于将加载的SoC功能测试程序搬运至片内存储器控制器中的片内SRAM；处理器用于执行片内SRAM中的SoC功能测试程序，进行SoC功能测试。本发明可在不增加SoC管脚数的情况下，实现测试程序并行加载，从而可在ATE测试机台上快速完成SoC功能测试，降低电路测试成本。
一种用于测试 soc 功能电路方法

[发明专利]一种PLB-AXI总线转换桥及其工作方法-CN202010888401.0有效
发明人：李磊;贾一鸣;肖建青;巨新刚;于飞;赵翠华;娄冕 -专利权人：西安微电子技术研究所
申请日： 2020-08-28 - 公布日： 2022-08-23 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种PLB‑AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
一种 plb axi 总线转换及其工作方法

[发明专利]一种总线回环测试结构和方法-CN202210143515.1在审
发明人：张斌;杨靓;李磊;李川;娄冕;黄巾;许辉勇;崔媛媛;徐晚成 -专利权人：西安微电子技术研究所
申请日： 2022-02-16 - 公布日： 2022-05-27 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种总线回环测试结构和方法，包括寄存器配置模块、时间产生模块、时钟同步模块、数据发送模块、数据接收模块、回环时间产生模块、回环数据发送模块；时间产生模块和回环时间产生模块各自产生独立的周期和时隙信息；在回环使能时，将回环数据发送模块的输出TX_LP与数据发送模块的输出TX进行与操作，并与RX进行连接。可以完成时间触发类总线的回环测试，提高了总线的测试效率。
一种总线回环测试结构方法

[发明专利]一种总线数据解码及存储的结构和方法-CN202210143098.0在审
发明人：张斌;娄冕;崔媛媛;李磊;杨靓;黄巾;许辉勇;刘晨;徐晚成 -专利权人：西安微电子技术研究所
申请日： 2022-02-16 - 公布日： 2022-05-24 - 主分类号： G06F11/10 文献下载
摘要：本发明提供一种总线数据解码及存储的结构和方法，包括如下模块：总线滤波模块、总线采样模块、数据解码模块、数据采集模块、数据校验模块和数据存储模块；总线滤波模块用于对输入的接收总线RX进行滤波；总线采样模块用于对滤波后的总线进行采样；数据解码模块用于对采样模块输出的信号进行解码；数据采集模块用于对总线采样模块输出的信号进行数据采集，按8位输出数据；数据校验模块用于对数据进行校验；数据存储模块用于对数据进行存储。解决了FlexRay总线接收过程中的数据解码、数据采样和数据校验问题。
一种总线数据解码存储结构方法

[发明专利]一种缓冲接口电路及基于该电路传输数据的方法和应用-CN201910232887.X有效
发明人：罗敏涛;娄冕;崔媛媛;李磊 -专利权人：西安微电子技术研究所
申请日： 2019-03-26 - 公布日： 2022-05-17 - 主分类号： G06F13/40 文献下载
摘要：本发明的缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块和通道二访问控制模块一端分别对应连接片内一级总线和片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接；通道一访问控制模块和通道二访问控制模块分别通过同步一模块和同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块的一端连接双端口缓冲区，另一端连接外设模块；实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下提升性能和效率，有效的解决了内部多级总线主机和外设接口之间数据高效率传输的问题。
一种缓冲接口电路基于传输数据方法应用

[发明专利]一种基于RISC-V指令扩展的安全协处理器结构-CN202010131301.3有效
发明人：张海金;娄冕;杨博;刘思源;苏若皓;郭娜娜 -专利权人：西安微电子技术研究所
申请日： 2020-02-28 - 公布日： 2022-05-10 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种基于RISC‑V指令扩展的安全协处理器结构，专用指令执行单元和通用指令执行单元分别与输出结果控制连接，处理器主流水线译码级给出的安全指令编码逻辑根据指令编码进行详细译码并将指令发送给专用指令执行单元或通用指令执行单元，指令执行完毕后通过输出结果控制逻辑将运算结果输出给处理器主流水线的写回级，由处理器主流水线实现通用寄存器的写回操作。本发明不仅避免了指令集授权问题，同时有效降低了对原始处理器的侵入性，并且扩大了对加解密算法的适用范围，具有较高的应用价值。
一种基于 risc 指令扩展安全处理器结构

[发明专利]一种基于LFSR的高频率低开销的奇数分频电路-CN201810550858.3有效
发明人：娄冕;崔媛媛;杨靓;黄巾;张海金;郭娜娜 -专利权人：西安微电子技术研究所
申请日： 2018-05-31 - 公布日： 2022-02-11 - 主分类号： G06F30/34 文献下载
摘要：本发明提供一种基于LFSR的高频率低开销的奇数分频电路，立足于线性反馈移位寄存器基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。具有良好的可扩展性，在对更高频率、更高分频系数的应用中优势更加明显。
一种基于 lfsr 频率开销奇数分频电路

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