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[发明专利]存储器器件和修整存储器器件的方法-CN202110255759.4有效
发明人： 史毅骏;李嘉富;池育德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-03-09 - 公布日： 2023-09-26 - 主分类号： G11C29/42 文献下载
摘要：存储器器件，诸如MRAM存储器，包括具有多个位单元的存储器阵列。存储器阵列配置为存储修整信息并且存储用户数据。感测放大器配置为从存储器阵列读取修整信息，并且修整寄存器配置为从感测放大器接收修整信息。感测放大器配置为从修整寄存器接收修整信息，以便在用于从存储器阵列读取用户数据的修整模式下操作。本申请的实施例还涉及修整存储器器件的方法。
存储器器件修整方法

[发明专利]半导体器件及其操作方法-CN202310477692.8在审
发明人：李伯浩;史毅骏;李嘉富;池育德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-28 - 公布日： 2023-08-25 - 主分类号： G11C11/16 文献下载
摘要：公开了一种半导体器件和操作该半导体器件的方法。在一个方面中，半导体器件包括多个存储器单元、经由第一公共源极线连接到多个存储器单元的第一子集的第一参考单元、以及经由第二公共源极线连接到多个存储器单元的第二子集的第二参考单元。该半导体器件还包括感测放大器，该感测放大器被配置为当从第一子集的第一存储器单元读取时，接收来自第二参考单元的输出和来自第一存储器单元的输出。
半导体器件及其操作方法

[发明专利]存储器器件、计算器件和用于存储器内计算的方法-CN202210931933.7在审
发明人：李嘉富;李伯浩;史毅骏;池育德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-08-04 - 公布日： 2023-04-04 - 主分类号： G11C16/04 文献下载
摘要：本申请的实施例提供了一种存储器器件、计算器件和用于存储器内计算的方法。存储器器件包括存储器中计算宏和时钟生成电路。存储器中计算宏配置为基于第一时钟信号执行存储器内计算。时钟生成电路布置在存储器中计算宏内，配置为生成第一时钟信号。根据存储器中计算宏的条件修改第一时钟信号的频率以致使第一时钟信号符合存储器内计算的操作速度。
存储器器件计算用于方法

[发明专利]存储单元、存储单元阵列及操作存储单元的方法-CN202210431632.8在审
发明人：林弘璋;李嘉富;史毅骏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-04-22 - 公布日： 2023-03-31 - 主分类号： G06F7/523 文献下载
摘要：本发明的实施例提供了一种存储单元，包括存储电路和乘法电路。乘法电路包括被配置为输出输出信号的输出节点、第一晶体管和初始化电路。第一晶体管连接输出节点与存储电路，并且被配置为接收至少第二信号。初始化电路通过输出节点连接至第一晶体管，并且被配置为响应于至少第三信号或第四信号来初始化乘法电路。存储电路被配置为存储第一存储节点的第一信号的第一值。乘法电路连接存储电路。乘法电路被配置为响应于第一信号和第二信号产生输出信号。输出信号对应于第一信号和第二信号的乘积。本发明的实施例还提供了一种存储单元阵列。本发明的实施例还提供了一种操作存储单元的方法。
存储单元阵列操作方法

[发明专利]MRAM器件及确定其外部磁场和影响的方法-CN202210806839.9在审
发明人：庄学理;李元仁;江典蔚;史毅骏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-07-08 - 公布日： 2023-03-28 - 主分类号： G11C11/16 文献下载
摘要：提供了一种磁阻随机存取存储器(MRAM)器件及确定其外部磁场和影响的方法。MRAM器件包括主磁隧道结(MTJ)阵列和参考MTJ阵列，主磁隧道结(MTJ)阵列包括被配置为储存存储器数据的多个存储器单元，参考MTJ阵列包括具有MTJ结构的多个参考单元。MRAM器件还包括与主MTJ阵列和参考MTJ阵列可操作地相关联的控制器。控制器被配置为接收与外部磁场强度相关的参考MTJ阵列的总电阻，基于接收到的参考MTJ阵列的总电阻和预定阈值确定外部磁场是否致命，并且如果确定MRAM器件周围的外部磁场是致命的，则提供指示储存在主MTJ阵列中的存储器数据不可信的通知。
mram 器件确定外部磁场影响方法

[发明专利]电压调节电路及其控制方法-CN202010603430.8有效
发明人：张延安;李嘉富;史毅骏;池育德;罗介甫 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-06-29 - 公布日： 2023-01-31 - 主分类号： G05F1/56 文献下载
摘要：在一实施例中，一种电压调节电路包含调节电路，所述调节电路具有提供输出电压的电压调节器以及耦合到电压调节器的控制电路。控制电路响应于控制电路检测到输出电压的第一电压位准低于预定义电压位准而将输出电压上拉到参考电压。控制电路响应于控制电路检测到输出电压的第一电压位准高于预定义电压位准而将输出电压与参考电压解耦。
电压调节电路及其控制方法

[发明专利]乘法-累加设备-CN202210161380.1在审
发明人：李嘉富;李伯浩;史毅骏;池育德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-22 - 公布日： 2022-10-21 - 主分类号： G06F7/544 文献下载
摘要：本公开涉及乘法‑累加设备。用于存储器中计算(CIM)的乘法‑累加(MAC)设备包括输入驱动器，其被配置为提供包括第一输入信号和第二输入信号的多个输入信号。查找表(LUT)存储或访问包括第一CIM权重信号和第二CIM权重信号的多个CIM权重信号。LUT被配置为接收第一输入信号和第二输入信号，并且基于第一输入信号和第二输入信号以及第一CIM权重信号和第二CIM权重信号提供和输出。
乘法累加设备

[发明专利]用于筛选存储器阵列中的弱比特的方法-CN202210442208.3在审
发明人：池育德;李嘉富;刘建瑛;史毅骏;陈冠均;杨学之;吕士濂 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-06-28 - 公布日： 2022-07-22 - 主分类号： G11C29/42 文献下载
摘要：本发明的实施例提供了一种筛选存储器阵列中的弱比特的方法，包括：将第一组数据存储在存储器阵列的具有第一组存储器单元的第一存储器阵列中；至少对第一存储器阵列实施第一烘焙工艺，或者至少对第一存储器阵列施加第一磁场；确定存储在第一存储器阵列中的第一组数据的部分是否由第一烘焙工艺或第一磁场改变；以及如果第一组存储器单元的第一存储器单元存储改变的数据，则跟踪第一组存储器单元的至少第一存储器单元的地址，并且实施以下操作中的至少一个：(1)利用存储器阵列的第二存储器阵列中的对应存储器单元替换存储改变的数据的第一组存储器单元中的第一存储器单元，和(2)丢弃存储改变的数据的第一组存储器单元中的第一存储器单元。
用于筛选存储器阵列中的比特方法

[发明专利]存储器中计算累加器-CN202210127624.4在审
发明人：罗介甫;李伯浩;史毅骏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-11 - 公布日： 2022-06-28 - 主分类号： G06F7/498 文献下载
摘要：本申请涉及存储器中计算累加器。存储器中计算(CIM)设备被配置为根据应用的类型确定至少一个输入，并且根据训练结果或用户的配置确定至少一个权重。CIM设备从输入的最高有效位(MSB)到输入的最低有效位(LSB)执行基于输入和权重的位串行乘法，以根据多个部分积获得结果。输入的第一位的第一部分和被左移一位，然后被与输入的第二位的第二部分积相加，以获得第二位的第二部分和。第二位是第一位之后的一位，并且结果由CIM设备输出。
存储器计算累加器

[发明专利]存储器阵列中的错误校正方法-CN202010288375.8有效
发明人：池育德;李嘉富;刘建瑛;史毅骏;陈冠均;杨学之;吕士濂 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-06-28 - 公布日： 2022-06-28 - 主分类号： G11C29/42 文献下载
摘要：本发明的实施例提供了一种校正存储器阵列中的错误的方法。该方法包括：配置具有第一纠错码(ECC)的第一存储器阵列以提供存储在所述第一存储器阵列中的一组数据的错误校正，从而生成第一组数据，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；将第二组数据存储在第二存储器阵列中，所述第二组数据至少包括所述第一组数据的副本，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；基于所述第一组数据和所述第二组数据来恢复所述第一组数据的至少部分；以及基于ECC校正所述恢复的第一组数据中的错误。
存储器阵列中的错误校正方法

[发明专利]生成参考电压的电路和方法以及参考电压发生器-CN202010589025.5有效
发明人：张延安;史毅骏;罗介甫 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-06-24 - 公布日： 2022-06-24 - 主分类号： G05F1/565 文献下载
摘要：参考电压发生器包括配置为接收使能信号的输入端子和配置为提供输出信号的输出端子。电压发生器电路布置为生成第一输出电压信号，并且预稳定电路布置为生成第二输出电压。预稳定电路配置为响应于在输入端子处接收的使能信号而在输出端子处提供第二输出电压信号，并且在第一时间段之后在输出端子处提供第一输出电压。本发明的实施例还涉及生成参考电压的电路和方法。
生成参考电压电路方法以及发生器

[发明专利]一种存储器装置以及用于感测存储器单元的逻辑状态的方法-CN201910785995.X有效
发明人：池育德;李嘉富;史毅骏;林弘璋;林谷峰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-08-23 - 公布日： 2022-06-14 - 主分类号： G11C11/16 文献下载
摘要：本发明实施例涉及一种存储器装置以及用于感测存储器单元的逻辑状态的方法。用于感测存储器装置中的多个段中的存储器单元的逻辑状态的方法，每一单元具有高电阻状态和低电阻状态，从而产生针对不同电阻状态的不同单元电流电平。所述方法包含确定相应段的目标参考电流电平，所述目标参考电流电平中的至少两个彼此不同；用每一段的所述目标参考电流电平产生所述段的参考电流；将每一单元的所述单元电流电平与所述单元所处的所述段的所述参考电流电平进行比较；和基于所述比较，确定所述存储器单元的所述逻辑状态。
一种存储器装置以及用于单元逻辑状态方法

[发明专利]内存计算-CN202210064974.0在审
发明人：李伯浩;李嘉富;史毅骏;池育德;藤原英弘;森阳纪;赵威丞 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-20 - 公布日： 2022-06-10 - 主分类号： G11C11/54 文献下载
摘要：本公开总体涉及内存计算。一种内存计算(CIM)器件具有存储阵列，该存储阵列具有按行和列布置的多个存储单元。多个存储单元包括在存储阵列的第一行和第一列中的第一存储单元、以及在存储阵列的第一行和第二列中的第二存储单元。第一存储单元和第二存储单元被配置为存储各自的第一权重信号和第二权重信号。输入驱动器提供多个输入信号。第一逻辑电路耦合到第一存储单元以基于第一权重信号和来自输入驱动器的第一输入信号来提供第一输出信号。第二逻辑电路耦合到第二存储单元以基于第二权重信号和来自输入驱动器的第二输入信号来提供第二输出信号。
内存计算

[发明专利]加法器树电路、加法器电路和操作全加器的方法-CN202210080506.2在审
发明人：李嘉富;李伯浩;史毅骏;池育德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-24 - 公布日： 2022-05-31 - 主分类号： G06F7/544 文献下载
摘要：在本发明的一些方面，公开了加法器树电路。在一些方面，加法器树电路包括多个全加器(FA)，包括：第一FA子组，其中，第一全加器子组的每个FA包括第一数量的晶体管；以及第二FA子组，其中，第二全加器子组的每个FA包括第二数量的晶体管，第一数量大于第二数量；其中，第一子组的每个FA从第二FA子组的第一个接收第一输入，并且从第二FA子组的第二个接收第二输入，并且每个FA向第二FA子组的第三个提供第一输出，并且向第二FA子组的第四个提供第二输出。本申请的实施例还涉及加法器电路和操作全加器的方法。
加法器电路操作全加器方法

[发明专利]存储器件及其操作方法-CN201811629083.5有效
发明人：池育德;刘建瑛;史毅骏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-12-28 - 公布日： 2022-02-18 - 主分类号： G06F3/06 文献下载
摘要：一种存储器件的电路包括：将多个数据字写入到存储器件的相应位单元中，其中，每个数据字具有多个数据位；响应于确定并非多个数据字的所有数据位都被正确地写入到存储器件的相应位单元中，将多个数据字分组为多个数据字集；并且同时重写未被正确地写入到存储器件的相应位单元中的数据位的子集，其中，数据位的子集包含在多个数据字集的相应一个中。本发明的实施例还提供了存储器件的操作方法。
存储器件及其操作方法

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