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[发明专利]一种量子点器件及其制备方法-CN202010758056.9有效
发明人：顾杰;殷华湘;张青竹;张兆浩;吴振华 -专利权人： 中国科学院微电子研究所
申请日： 2020-07-31 - 公布日： 2023-10-13 - 主分类号： H01L27/092 文献下载
摘要：一种量子点器件及其制备方法。包括：衬底；形成于所述衬底上部的至少一对鳍状结构；第一隔离层，形成于所述衬底上方，且所述鳍状结构的顶部相对于所述第一隔离层露出；阵列化栅极结构，形成于所述鳍状结构和第一隔离层之上，包括N行×M列个间隔设置的栅极，M≥2，N≥1，沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极，M为所述鳍状结构的个数；形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列；以及形成于所述侧墙阵列外侧的有源区，所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法，降低了制备难度，并可以获得阵列化具有更高限制势的量子点结构用于量子计算。
一种量子器件及其制备方法

[发明专利]一种半导体器件及其制造方法、电子设备-CN202010833768.2有效
发明人：李永亮;程晓红;李俊杰;王文武 -专利权人： 中国科学院微电子研究所
申请日： 2020-08-18 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，在抑制源区和漏区向半导体衬底漏电的情况下，提高半导体器件的性能。该半导体器件包括半导体衬底、堆叠结构、源区、漏区、栅堆叠和隔离结构。堆叠结构形成在半导体衬底上。堆叠结构包括多层间隔分布的半导体材料层。每层半导体材料层均包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的沟道区。源区至少包括每一层半导体材料层位于源形成区的部分，漏区至少包括每一层半导体材料层位于漏形成区的部分。栅堆叠环绕在每一沟道区的外围。隔离结构位于相邻源形成区之间、源形成区和半导体衬底之间，以及相邻漏形成区之间、漏形成区和半导体衬底之间。
一种半导体器件及其制造方法电子设备

[发明专利]一种半导体器件及其制作方法-CN202010402582.1有效
发明人：李永亮;程晓红;张青竹;王文武 -专利权人： 中国科学院微电子研究所
申请日： 2020-05-13 - 公布日： 2023-10-13 - 主分类号： H01L21/8238 文献下载
摘要：本发明公开一种半导体器件及其制作方法，涉及半导体技术领域，以减少PMOS器件中导电沟道的缺陷，提高半导体器件的性能。所述半导体器件的制作方法包括：提供一衬底，衬底包括N阱区和P阱区。在衬底上形成第一半导体材料层，第一半导体材料层至少覆盖在P阱区上。在衬底上形成第二半导体材料层，第二半导体材料层覆盖在N阱区上。第二半导体材料层所含有的材料不同于第一半导体材料层所含有的材料。在衬底上形成至少两个鳍状结构。在相邻鳍状结构之间形成浅槽隔离层。所述半导体器件采用上述半导体器件的制作方法制作形成。
一种半导体器件及其制作方法

[发明专利]一种半导体器件及其制造方法、电子设备-CN202010628369.2有效
发明人：李永亮;程晓红;李俊杰;张青竹;王文武 -专利权人： 中国科学院微电子研究所
申请日： 2020-07-01 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明公开了一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，用于在无损伤半导体器件内部结构的前提下形成阻挡层，抑制寄生沟道漏电，提高半导体器件的性能。所述半导体器件包括：衬底、堆叠结构、扩散掺杂叠层和栅堆叠结构。堆叠结构包括阻挡层和有源层。有源层包括源区、漏区和沟道区。沟道区分别与源区和漏区接触。扩散掺杂叠层形成在衬底上。扩散掺杂叠层至少环绕在阻挡层的外侧壁。扩散掺杂叠层用于向阻挡层扩散杂质。扩散至阻挡层内的杂质的掺杂类型与源区和漏区内杂质的掺杂类型相反。栅堆叠结构形成在沟道区外周。所述半导体器件的制造方法用于制造上述技术方案所提的半导体器件。本发明提供的半导体器件应用于电子设备中。
一种半导体器件及其制造方法电子设备

[发明专利]一种薄液膜核态沸腾相变冷却结构及其制造方法-CN202311001464.X在审
发明人：付融;陈钏;李君;王启东 -专利权人： 中国科学院微电子研究所
申请日： 2023-08-09 - 公布日： 2023-10-10 - 主分类号： H01L21/48 文献下载
摘要：本申请实施例提供了一种薄液膜核态沸腾相变冷却结构及其制造方法，包括：在第一衬底上形成沸腾腔结构。从第二衬底的第一表面刻蚀第二衬底，形成多个凹槽。从第二衬底的第二表面刻蚀第二衬底至凹槽，形成多个孔道。在第一表面形成纳米针状结构，利用表面疏水硅烷偶联剂修饰纳米针状结构，形成超疏纳米针状表面结构。超疏纳米针状表面结构和孔道构成超疏多孔硅膜结构，结合沸腾腔结构和超疏多孔硅膜结构，这样液体就可以在沸腾腔结构和超疏多孔硅膜结构之间形成液膜，并且利用超疏多孔硅膜结构实现气泡脱离液膜并且排出。通过制造超疏多孔硅膜结构包括的孔道以及超疏纳米针状表面结构，能够极大的提高气液分离效率。
一种薄液膜核态沸腾相变冷却结构及其制造方法

[发明专利]侧壁互连结构中带散热管道的半导体装置及其制造方法及电子设备-CN202310993834.6在审
发明人：朱慧珑;叶甜春 -专利权人： 中国科学院微电子研究所
申请日： 2021-02-09 - 公布日： 2023-10-10 - 主分类号： H01L23/528 文献下载
摘要：公开了一种侧壁互连结构中带散热管道的半导体装置及其制造方法及包括这种半导体装置的电子设备。根据实施例，半导体装置可以包括：承载衬底，具有彼此相邻的第一区和第二区；第一区上的半导体器件；以及第二区上的互连结构。互连结构可以包括：电隔离层；电隔离层中在竖直方向上交替设置的互连线层与过孔层，其中，互连线层中设置有互连线，过孔层中设置有过孔，半导体器件中的至少一部分需要电连接的部件与互连结构中相应高度处的互连线和/或过孔在横向上通过各自的侧壁相接触并因此电连接；以及电隔离层中的散热管道，其中，散热管道包括横向延伸部分。
侧壁互连结构散热管道半导体装置及其制造方法电子设备

[发明专利]竖直型存储器件及其制造方法及包括存储器件的电子设备-CN202110252928.9有效
发明人：朱慧珑 -专利权人： 中国科学院微电子研究所
申请日： 2021-03-08 - 公布日： 2023-10-10 - 主分类号： H10B41/30 文献下载
摘要：公开了一种竖直型存储器件及其制造方法及包括该存储器件的电子设备。根据实施例，该存储器件可以包括：相对于衬底处于第一高度的第一源/漏层以及处于不同于第一高度的第二高度的第二源/漏层；连接第一源/漏层和第二源/漏层的沟道层；以及包括存储功能层的栅堆叠。存储功能层在沟道层的侧壁上延伸，并从沟道层的侧壁在面内延伸到第一源/漏层的侧壁和第二源/漏层的侧壁上。
竖直存储器件及其制造方法包括电子设备

[发明专利]半导体结构及制备方法-CN202010574927.1有效
发明人：崔锺武;金成基;高建峰;刘卫兵;李俊杰;张月 -专利权人： 中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-06-22 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种半导体结构，包括：衬底，具有由隔离结构所定义出的有源区；埋入式字线，沿着第一方向延伸跨过所述有源区；埋入式位线，沿至少部分所述隔离结构延伸，且延伸方向与所述第一方向相交；气隙，位于相邻的两个所述埋入式字线之间。通过将埋入式位线形成在隔离结构中，降低了位线‑单元的耦合作用，改善了数据感测裕度，再者，本申请在相邻的埋入式字线之间形成气隙，由于空气的介电常数较小，这样可以降低相邻埋入式字线的耦合作用，达到降低了相邻的有源区之间的行锤击效应，提高了半导体器件的可靠性。
半导体结构制备方法

[发明专利]半导体存储设备及其制造方法及包括存储设备的电子设备-CN201810992854.0有效
发明人：朱慧珑 -专利权人： 中国科学院微电子研究所
申请日： 2018-08-28 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：公开了一种半导体存储设备及其制造方法及包括该存储设备的电子设备。根据实施例，半导体存储设备可以包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区；以及在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接，其中，各存储单元还包括绕沟道区外周形成的栅堆叠，相应存储单元行中各存储单元的栅堆叠中的栅导体层沿着行的方向彼此连续地延伸从而构成相应的字线。
半导体存储设备及其制造方法包括电子设备

[发明专利]自旋电子器件和递归神经网络-CN202310845125.3在审
发明人：邢国忠;赵雪峰;林淮;刘明 -专利权人： 中国科学院微电子研究所
申请日： 2023-07-11 - 公布日： 2023-10-03 - 主分类号： H10N50/20 文献下载
摘要：本公开提供了一种自旋电子器件和递归神经网络。该自旋电子器件包括：衬底；自旋轨道耦合层，设置在衬底的顶面；磁性层，设置在自旋轨道耦合层的顶面，其中，在自旋轨道耦合层和磁性层的反对称交换作用以及偶极相互作用的共同作用下，能够形成稳定的周期性交替的磁畴结构；势垒层，设置在磁性自由层的顶面；至少两个电极，分别设置在衬底的顶面的两侧，且电极分别与自旋轨道耦合层、磁性层和势垒层连接，电极用于施加输入电信号；其中，在电极上施加输入电信号的情况下，输入电信号流入自旋电子器件使得自旋电子器件产生随输入电信号焦耳热，进而使得自旋电子器件的阻值具有动态波动特性。
自旋电子器件递归神经网络

[发明专利]一种半导体器件及其制备方法和低温ISSG工艺的应用-CN202310896473.3在审
发明人：熊文娟;蒋浩杰;李亭亭;罗英;李俊峰;罗军 -专利权人： 中国科学院微电子研究所
申请日： 2023-07-20 - 公布日： 2023-10-03 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种半导体器件及其制备方法和低温ISSG工艺的应用，属于半导体技术领域，解决了垂直型3D全环绕栅极晶体管中的纳米片边缘的尖角易引发高电场带来栅电压击穿的问题。该方法包括：在后栅工艺中释放纳米片结构后，采用低温ISSG工艺将纳米片边缘的尖角修饰为圆角。本发明在不影响源极和漏极的情况下，采用低温ISSG工艺将纳米片的尖角修饰为圆角，避免尖角高电场引起栅电压击穿问题。
一种半导体器件及其制备方法低温 issg 工艺应用

[发明专利]晶圆表面缺陷检测方法及装置-CN202310909164.5在审
发明人：刘立拓;宋晓娇;王驾驭;王娜;王盛阳 -专利权人： 中国科学院微电子研究所
申请日： 2023-07-24 - 公布日： 2023-10-03 - 主分类号： G01N21/95 文献下载
摘要：本公开提供了一种晶圆表面缺陷检测方法及装置，该方法包括：产生检测光束，压缩检测光束，形成窄线条状光斑；将窄线条状光斑从不同方向投影成像至待测晶圆表面的预设区域，发生干涉，形成窄线形干涉条纹；依次移动待测晶圆的位置，通过窄线形干涉条纹对待测晶圆表面全部区域进行扫描，获得周期性散射信号；通过线阵相机将周期性散射信号离散化，获得时域散射信号；对时域散射信号进行傅里叶变换或混频匹配，获取待测晶圆表面的缺陷信息。
表面缺陷检测方法装置

[发明专利]一种具有ESD防护结构的芯片及制备方法-CN202311055388.0在审
发明人：段亚驰;李晓静;李博;王磊;陆芃;朱慧平;高林春;张学文;周虹珊;赵发展 -专利权人： 中国科学院微电子研究所
申请日： 2023-08-21 - 公布日： 2023-10-03 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种具有ESD防护结构的芯片及制备方法，该芯片是由ESD防护结构和半导体电路结构集成得到，其中ESD防护结构中的第一金属结构与第二金属结构之间设置了材料为OTS材料、IMT材料或MIEC材料且阵列排布的防护结构介质层，这三种材料具有相变或者阻变特性，在ESD脉冲来临前类似于绝缘体，漏电流较低，而当ESD脉冲来临后能迅速从高阻态变为低阻态，泄放掉ESD电流；此外，由于单个防护结构介质层的面积较小，所以阵列排布的防护结构介质层的面积也相对较小，进而ESD防护结构的寄生电容也较小，通过合理设计，使这三种材料具有很大的开关电阻比，从而可以得到具有较好的ESD防护能力的ESD防护结构。
一种具有 esd 防护结构芯片制备方法

[发明专利]一种射频芯片的冷却系统及转接板的制作方法-CN202210299463.7在审
发明人：陈钏;曹立强;李君;王启东 -专利权人： 中国科学院微电子研究所
申请日： 2022-03-25 - 公布日： 2023-10-03 - 主分类号： H01L23/473 文献下载
摘要：本发明提供了一种射频芯片的冷却系统及转接板的制作方法，该冷却系统通过对转接板进行改进，在转接板中内嵌设置微流道和微歧管，使冷却液直接接触射频芯片的背面，而不是将微流道和微歧管内嵌在射频芯片的内部；并且转接板中内嵌的微歧管可以对冷却液进行分布使其更均匀的分布在微流道中，进而更均匀的实现对射频芯片的冷却，提高了对射频芯片的冷却效果。
一种射频芯片冷却系统转接制作方法

[发明专利]一种半导体器件及其制备方法-CN202310148527.8在审
发明人：姚佳欣;曹磊;李庆坤;张青竹;殷华湘 -专利权人： 中国科学院微电子研究所
申请日： 2023-02-14 - 公布日： 2023-10-03 - 主分类号： H01L29/78 文献下载
摘要：本申请提供一种半导体器件及其制备方法，在衬底表面的一侧外延生长超晶格叠层；刻蚀超晶格叠层，形成多个鳍片；在鳍片上沉积假栅；在刻蚀后鳍片的两端形成内侧墙；选择性刻蚀掺杂介质层，通过鳍片两侧剩余的掺杂介质层，对第二半导体层进行导电元素掺杂；去除鳍片两侧剩余的掺杂介质层；外延生长源漏极，刻蚀第一半导体层，实现第二半导体层纳米片的沟道释放，纳米片形成的叠层构成为多个导电沟道；形成环绕式栅极，环绕于纳米片堆叠层周围。从而本申请通过掺杂介质层对第二半导体层进行辅助掺杂后，再外延源漏形成缓冲区结构，从而能抑制源漏与沟道交叠区域带带隧穿漏电，降低了寄生沟道的影响，有效抑制了器件漏电，减轻了器件电学性能的退化。
一种半导体器件及其制备方法