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[发明专利]静态随机存储器的制备方法-CN202110252700.X有效
发明人：周儒领;金起準;詹奕鹏 -专利权人：晶芯成（北京）科技有限公司
申请日： 2021-03-09 - 公布日： 2021-05-28 - 主分类号： H01L21/8244 文献下载
摘要：本发明提供一种静态随机存储器的制备方法，所述方法在执行N型离子注入之前对部分多晶硅层执行预非晶化离子注入，能防止在N型离子注入过程中因多晶硅层中的晶粒尺寸过大，而导致注入的离子纵向扩散，穿过栅氧化层进入所述P阱区中，从而引起后续形成的下拉NMOS晶体管阈值电压降低，造成电压失配。同时，提高了N型离子注入对多晶耗尽效应的抑制效果。此外，因后续形成的上拉PMOS晶体管和下拉NMOS晶体管共用同一栅极结构，故执行所述预非晶化离子注入还能够抑制N型离子注入中离子的横向扩散，避免N型离子注入对后续形成的上拉PMOS晶体管的阈值电压造成影响，以缓解电压失配的问题，提高器件性能。且两次离子注入使用同一掩膜，制备成本低，工艺简单。
静态随机存储器制备方法

[发明专利]一种晶圆背封结构及其制造方法-CN202011084965.5有效
发明人：朱红波;金起準;吴佳特;王厚有 -专利权人：晶芯成（北京）科技有限公司
申请日： 2020-10-12 - 公布日： 2021-02-09 - 主分类号： H01L29/06 文献下载
摘要：本发明提出一种晶圆背封结构及其制造方法，包括：提供一衬底，所述衬底具有相对设置的第一表面和第二表面；形成外延层于所述第一表面上；形成层叠结构于所述外延层，以及所述第二表面上；其中，所述层叠结构包括第一氧化层，多晶硅层及第二氧化层；通过干法刻蚀移除位于所述外延层上的所述第二氧化层，以暴露出位于所述第一表面上的所述多晶硅层；通过湿法刻蚀移除位于所述外延层上的所述多晶硅层，以暴露出位于所述第一表面上的所述第一氧化层；通过湿法刻蚀移除位于所述外延层上的所述第一氧化层，以及移除位于所述第二表面上的所述第二氧化层。本发明提出的晶圆背封结构的制造方法工艺简单。
一种晶圆背封结构及其制造方法

[发明专利]Nor闪存结构及其制作方法-CN202011122506.1有效
发明人：操梦雅;金起準;吴涵涵 -专利权人：晶芯成（北京）科技有限公司
申请日： 2020-10-20 - 公布日： 2021-01-01 - 主分类号： H01L27/11521 文献下载
摘要：本发明提供了一种Nor闪存结构及其制作方法。所述Nor闪存结构中，在半导体基底中形成有有源区和沿第一方向和第二方向呈行列排布的隔离区，第一方向上相邻的两个隔离区之间并列设置有两个浮栅，极间介质层覆盖在浮栅的上表面和侧表面以及沿第一方向排列的浮栅之间的半导体基底表面，第一间隔层位于极间介质层上且具有沿厚度方向开设的第一贯通孔，第一贯通孔露出覆盖于半导体基底表面和浮栅侧表面的极间介质层，控制栅设置于第一贯通孔内。由于控制栅设置在第一贯通孔内，从而制作控制栅不需要专门的光刻工序，简化了工艺流程，有助于节约生产成本，且所述Nor闪存结构仍然可以实现较好的性能。利用所述制作方法可以获得上述闪存结构。
nor 闪存结构及其制作方法

[发明专利]半导体器件的制备方法-CN202011093528.X有效
发明人：阳清;崔助凤;金起準 -专利权人：南京晶驱集成电路有限公司
申请日： 2020-10-14 - 公布日： 2020-12-25 - 主分类号： H01L29/10 文献下载
摘要：本发明提供一种半导体器件的制备方法，包括提供半导体衬底，所述半导体衬底包括NMOS区域，所述NMOS区域内定义有有源区，且所述半导体衬底上形成有栅极材料层，通过在NMOS区域中的有源区之外的区域对所述栅极材料层进行N型离子注入，然后对所述半导体衬底进行退火处理，使注入栅极材料层的N型离子从所述NMOS区域中的有源区之外的区域向所述NMOS区域中的有源区扩散，以实现N型预掺杂。本发明通过高温退火使NMOS区域中的有源区之外的N型离子扩散至有源区，避免N型离子直接注入对栅极结构的损伤，进而避免出现栅极多晶硅晶粒增多的现象，有效抑制栅漏电，提高了半导体器件的性能。
半导体器件制备方法

[发明专利]闪存单元及其制造方法-CN202010795400.1在审
发明人：操梦雅;金起準 -专利权人：合肥晶合集成电路有限公司
申请日： 2020-08-10 - 公布日： 2020-11-13 - 主分类号： H01L27/11517 文献下载
摘要：本发明提供了一种闪存单元及其制造方法，其中，所述闪存单元的制造方法包括：首先，提供一具有隔离侧墙的基底，且所述隔离侧墙的底部存在凹陷；然后，在所述基底上形成第一接触刻蚀停止层，且所述第一接触刻蚀停止层还填充所述凹陷；其次，刻蚀所述第一接触刻蚀停止层，且所述凹陷中的第一接触刻蚀层停止层被保留；最后，在所述基底以及所述凹陷中的第一接触刻蚀层停止层上形成第二接触刻蚀停止层。本发明通过两次形成接触刻蚀停止层，可以改善隔离侧墙底部被覆盖不足的问题，进而可以解决闪存单元出现数据保存失败的问题。
闪存单元及其制造方法

[实用新型]一种晶体管结构-CN202020257664.7有效
发明人：张静;金起準 -专利权人：合肥晶合集成电路有限公司
申请日： 2020-03-04 - 公布日： 2020-09-11 - 主分类号： H01L27/115 文献下载
摘要：本实用新型公开了一种晶体管结构，属于半导体技术领域。本实用新型的晶体管结构包括：基底；多个栅极结构，其设置在所述基底上，相邻所述栅极结构之间设有预设间隔距离；侧墙结构，其设置在每个所述栅极结构的两侧；台阶结构，其设置在所述侧墙结构与所述基底的连接处；薄膜层，其设置在所述基底上，且覆盖所述基底、所述多个栅极结构、所述侧墙结构和所述台阶结构。本实用新型解决了由于栅极结构侧墙与基底处薄膜生长速率的差异，造成的在薄膜沉积过程中出现深坑或孔洞等缺陷的问题，这避免了后继接触管道的漏电及器件的失效，从而保证了晶体管产品的质量。
一种晶体管结构

[发明专利]半导体装置及其制造方法-CN202010462021.0在审
发明人：夏目秀隆;田矢真敏;金起準;崔助凤 -专利权人：合肥晶合集成电路有限公司
申请日： 2020-05-27 - 公布日： 2020-08-28 - 主分类号： H01L27/02 文献下载
摘要：本发明的目的在于提供一种能够抑制阈值电压降低的半导体装置及其制造方法。一种半导体装置，其设有极性相同的第一MOS晶体管(HVNMOS)和第二MOS晶体管(LVNMOS)，第一MOS晶体管包括多晶硅的栅极电极，第一MOS晶体管的栅极电极具有以使从栅极宽度W的端部通过的层叠方向的延长线通过的方式与各端部对应地设置的第一区域和第一区域以外的第二区域，第二区域被掺入极性与源漏电极相同的杂质，第一区域被掺入极性与第二区域的杂质相反的杂质，第二MOS晶体管包括被掺入了极性与源漏电极相同的杂质的多晶硅的栅极电极，第二区域的杂质的浓度比第二MOS晶体管的栅极电极的杂质的浓度低。本发明起到能够抑制阈值电压降低效果。
半导体装置及其制造方法

[实用新型]多次可编程存储器的单元结构-CN202020331150.1有效
发明人：秋珉完;金起準 -专利权人：合肥晶合集成电路有限公司
申请日： 2020-03-16 - 公布日： 2020-08-25 - 主分类号： H01L29/423 文献下载
摘要：本实用新型提供一种多次可编程存储器的单元结构，包括衬底，位于衬底上的浮栅，位于浮栅侧壁的第一侧墙及依次位于浮栅上的SAB薄膜和控制栅，且控制栅和SAB薄膜沿垂直于浮栅厚度方向延伸覆盖部分所述第一侧墙。本实用新型提供的多次可编程存储器的单元结构中所述控制栅通过耦合控制浮栅进行数据的存储与擦除，无需额外的隧穿区域(Tunneling area)，使多次可编程存储器的单元结构的尺寸减小，满足MTP器件的小尺寸化需求。进一步的，所述SAB薄膜和所述控制栅沿垂直于浮栅厚度方向延伸覆盖部分第一侧墙，以减弱或避免刻蚀SAB薄膜时对第一侧墙的破坏，提高多次可编程存储器的性能。
多次可编程存储器单元结构

[发明专利]多次可编程存储器的单元结构及其制作方法-CN202010182566.6在审
发明人：秋珉完;金起準 -专利权人：合肥晶合集成电路有限公司
申请日： 2020-03-16 - 公布日： 2020-07-17 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种多次可编程存储器的单元结构及其制作方法，包括衬底，位于衬底上的浮栅，位于浮栅侧壁的第一侧墙及依次位于浮栅上的SAB薄膜和控制栅，且控制栅和SAB薄膜沿垂直于浮栅厚度方向延伸覆盖部分所述第一侧墙。本发明提供的多次可编程存储器的单元结构中所述控制栅通过耦合控制浮栅进行数据的存储与擦除，无需额外的隧穿区域(Tunneling area)，使多次可编程存储器的单元结构的尺寸减小，满足MTP器件的小尺寸化需求。进一步的，所述SAB薄膜和所述控制栅沿垂直于浮栅厚度方向延伸覆盖部分第一侧墙，以减弱或避免刻蚀SAB薄膜时对第一侧墙的破坏，提高多次可编程存储器的性能。
多次可编程存储器单元结构及其制作方法

[发明专利]一种晶体管结构及其制备方法-CN202010144267.3在审
发明人：张静;金起準 -专利权人：合肥晶合集成电路有限公司
申请日： 2020-03-04 - 公布日： 2020-06-09 - 主分类号： H01L27/115 文献下载
摘要：本发明公开了一种晶体管结构及其制备方法，属于半导体技术领域。本发明的制备方法包括以下步骤：提供一基底，基底上设有多个栅极结构；在栅极结构的两侧形成第二侧墙结构和台阶结构，其中第二侧墙结构设置在每个栅极结构的两侧，其中台阶结构设置在第二侧墙结构与基底之间；在基底上形成薄膜层，所述薄膜层覆盖所述基底、所述多个栅极结构、所述第二侧墙结构和所述台阶结构。本发明解决了由于栅极结构侧墙与基底处薄膜生长速率的差异，造成的在薄膜沉积过程中出现深坑或孔洞等缺陷的问题，这避免了后继接触管道的漏电及器件的失效，从而保证了晶体管产品的质量。
一种晶体管结构及其制备方法

[发明专利]一种用于HTOL测试的闪存设置方法-CN201410195902.5有效
发明人：詹奕鹏;金起準;赵国旭;叶晓;杨震 -专利权人：中芯国际集成电路制造（北京）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2014-05-09 - 公布日： 2019-04-09 - 主分类号： G11C29/56 文献下载
摘要：本发明提供一种用于HTOL测试的闪存设置方法，涉及半导体技术领域。本发明的用于HTOL测试的闪存设置方法，通过设置在源极、控制栅与衬底上施加的电压，使得所述控制栅与所述源极之间以及所述控制栅与所述衬底之间不存在电压差，因此，可以改善控制栅的电荷储存能力，保证HTOL测试的质量。
一种用于 htol 测试闪存设置方法

[发明专利]SONOS快闪存储器单元及其形成方法-CN200910054977.0无效
发明人：詹奕鹏;金起準;季明华 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-07-16 - 公布日： 2011-01-26 - 主分类号： H01L27/115 文献下载
摘要：本发明提供了一种SONOS快闪存储器单元及其形成方法，其中SONOS快闪存储器单元包括：半导体衬底；在所述半导体衬底上形成的场效应晶体管；场效应晶体管的沟道连接源区和漏区，包括靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，依次包括栅介质层、栅电极以及栅电极上的硅化物薄膜层；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。本发明所形成的SONOS快闪存储器单元满足了嵌入式系统的存储器阵列对读写性能以及响应速率的需求，且与现有CMOS工艺相兼容，结构简单，易于引出源区、漏区的互连线，便于布线集成形成存储器阵列。
sonos 闪存单元及其形成方法

[发明专利]SONOS快闪存储器单元及其形成方法-CN200910054944.6无效
发明人：詹奕鹏;金起準;季明华 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-07-16 - 公布日： 2011-01-26 - 主分类号： H01L27/115 文献下载
摘要：本发明提供了一种SONOS快闪存储器单元及其形成方法，其中SONOS快闪存储器单元包括：半导体衬底；在所述半导体衬底上形成的场效应晶体管；场效应晶体管的沟道连接源区和漏区，包括靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，包括栅介质层以及栅介质层表面的栅电极；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。本发明所形成的SONOS快闪存储器单元满足了嵌入式系统的存储器阵列对读写性能以及响应速率的需求，且与现有CMOS工艺相兼容，结构简单，易于引出源区、漏区的互连线，便于布线集成形成存储器阵列。
sonos 闪存单元及其形成方法

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