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专利名称
农业 化学；冶金 建筑 机械工程 区域搜索
主分类
A 农业
B 作业；运输
C 化学；冶金
D 纺织；造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体器件封装和半导体设备-CN201810258640.0有效
  • 任允赫;李稀裼;申宅均;赵汊济 - 三星电子株式会社
  • 2018-03-27 - 2023-09-12 - H01L23/498
  • 提供了一种半导体器件封装和半导体设备。所述半导体器件封装包括：第一半导体封装、第二半导体封装以及位于第一半导体封装和第二半导体封装之间的内插板。第一半导体封装包括第一半导体封装衬底和第一半导体芯片。第二半导体封装包括第二半导体封装衬底和第二半导体芯片。内插板将第一半导体封装电连接到第二半导体封装，并且包括穿过内插板的第一内插板孔。第一半导体芯片包括从第一部分突出的第二部分，并且第二部分插入到第一内插板孔中。
  • 半导体器件封装半导体设备
  • [发明专利]内插器、半导体封装和制造内插器的方法-CN201710324633.1有效
  • 姜芸炳;赵泰济;李赫宰;赵汊济 - 三星电子株式会社
  • 2017-05-10 - 2023-07-18 - H01L21/50
  • 一种制造内插器的方法包括：提供载体基板；在载体基板上形成单元再分布层，该单元再分布层包括导电通路插塞和导电再分布线；以及从单元再分布层去除载体基板。形成单元再分布层包括：形成包括第一通路孔图案的第一光敏图案层；在第一光敏图案层上形成第二光敏图案层，第二光敏图案层包括第二通路孔图案和再分布图案；用导电材料至少部分地填充第一通路孔图案、第二通路孔图案和再分布图案的内部；以及执行平坦化以使单元再分布层的顶表面变平。根据该方法，在导电结构下面没有底切发生并且在相邻的导电结构之间没有气泡，因而器件可靠性增强并且图案精确性被实现。
  • 内插半导体封装制造方法
  • [发明专利]半导体封装-CN202110822007.1在审
  • 徐善京;李泽勋;赵汊济 - 三星电子株式会社
  • 2021-07-20 - 2022-03-29 - H01L23/488
  • 一种半导体封装件包括：顺序堆叠的第一半导体芯片和第二半导体芯片；以及第一内部连接构件，将第一半导体芯片和第二半导体芯片彼此连接。第一半导体芯片包括：第一衬底，具有彼此相对的第一顶表面和第一底表面；以及在第一顶表面上的第一导电焊盘。第二半导体芯片包括：第二衬底，具有彼此相对的第二顶表面和第二底表面；以及在第二底表面上的第二导电凸块。第一内部连接构件将第一导电焊盘连接到第二导电凸块。第一导电焊盘在一个方向上具有第一宽度。第二导电凸块在该一个方向上具有第二宽度。第一宽度小于第二宽度。
  • 半导体封装
  • [发明专利]半导体封装-CN202011154389.7有效
  • 徐善京;赵汊济;河秀贤 - 三星电子株式会社
  • 2017-05-12 - 2022-02-18 - H01L23/31
  • 一种半导体封装，包括：第一半导体芯片，包括第一贯通电极；多个第二半导体芯片，堆叠在第一半导体芯片的顶表面上，多个第二半导体芯片中的至少一个包括第二贯通电极；多个第一连接凸块，附接到第一半导体芯片的底表面，多个第一连接凸块中的每个包括第一柱结构和第一焊料层；以及多个第二连接凸块，在第一半导体芯片和最下面的第二半导体芯片之间以及在多个第二半导体芯片当中相邻的两个第二半导体芯片之间，多个第二连接凸块中的每个包括第二柱结构和第二焊料层，其中，第一柱结构包括第一柱层、扩散阻挡层和粘合层，以及第二柱结构包括第二柱层并且不包括与粘合层相对应的层。
  • 半导体封装
  • [发明专利]半导体封装件-CN202110383497.X在审
  • 金南勋;赵汊济;权五局;金孝恩;延承勋 - 三星电子株式会社
  • 2021-04-09 - 2022-01-14 - H01L23/31
  • 一种半导体封装件包括：第一半导体芯片，所述第一半导体芯片包括半导体基板和位于所述半导体基板的顶表面上的再分布图案，所述再分布图案具有暴露所述再分布图案的内侧壁的孔；第二半导体芯片，所述第二半导体芯片位于所述第一半导体芯片的顶表面上；和凸块结构，所述凸块结构设置在所述第一半导体芯片与所述第二半导体芯片之间。所述凸块结构设置在所述孔中，并且与所述再分布图案的所述内侧壁接触。
  • 半导体封装
  • [发明专利]半导体封装件及其制造方法-CN201611043189.8有效
  • 柳承官;权容焕;崔允硕;赵汊济;赵泰济 - 三星电子株式会社
  • 2016-11-22 - 2021-10-22 - H01L21/56
  • 提供了半导体封装件及其制造方法。该半导体封装件包括上半导体芯片封装件、下半导体芯片封装件和置于封装件之间的重分配布线层图案。下封装件包括模制层，至少一个芯片嵌入模制层中，下封装件具有顶表面和倾斜的侧壁表面，重分配布线层图案沿顶表面和侧壁表面形成。上封装件和下封装件通过重分配布线层图案彼此电连接。第一封装件可由晶片级封装技术形成并可包括作为基底的重分配布线层、设置在重分配布线层上的半导体芯片以及其上设置有下封装件、重分配布线层图案和上封装件的模制层。
  • 半导体封装及其制造方法
  • [发明专利]制造半导体封装的方法-CN201710513118.8有效
  • 金知晃;沈钟辅;韩相旭;赵汊济;张根豪 - 三星电子株式会社
  • 2017-06-29 - 2021-06-15 - H01L25/065
  • 本发明公开了一种制造半导体封装的方法，该方法包括：形成至少两个部分封装芯片叠层，每个部分封装芯片叠层包括每个包含多个基板通孔(TSV)的至少两个半导体芯片，并包括围绕所述至少两个半导体芯片的侧表面的第一模制层；以及在垂直于封装基板的顶表面的方向上在封装基板上顺序地安装所述至少两个部分封装芯片叠层，使得所述至少两个部分封装芯片叠层包括第一部分封装芯片叠层和直接连接到第一部分封装芯片叠层的第二部分封装芯片叠层。
  • 制造半导体封装方法
  • [发明专利]半导体封装-CN201710333226.7有效
  • 徐善京;赵汊济;河秀贤 - 三星电子株式会社
  • 2017-05-12 - 2021-04-06 - H01L23/31
  • 一种半导体封装包括：在其中提供贯通电极的第一半导体芯片；连接到第一半导体芯片的顶表面的第二半导体芯片；第一连接凸块，附接到第一半导体芯片的底表面并且包括第一柱结构和第一焊料层；以及第二连接凸块，位于第一半导体芯片和第二半导体芯片之间，配置为电连接第一半导体芯片和第二半导体芯片，并且包括第二柱结构和第二焊料层。
  • 半导体封装
  • [发明专利]半导体封装-CN202011154388.2在审
  • 徐善京;赵汊济;河秀贤 - 三星电子株式会社
  • 2017-05-12 - 2021-02-12 - H01L23/31
  • 一种半导体封装，包括：第一半导体芯片，包括多个第一贯通电极；多个第一顶部接触焊盘，附接到第一半导体芯片的顶表面并且分别连接到多个第一贯通电极；多个第二半导体芯片，堆叠在第一半导体芯片的顶表面上，多个第二半导体芯片中的至少一个包括第二贯通电极；多个第一连接凸块，附接到第一半导体芯片的底表面，多个第一连接凸块中的每个包括第一柱结构和第一焊料层；以及多个第二连接凸块，位于第一半导体芯片和最下面的第二半导体芯片之间以及多个第二半导体芯片当中相邻的两个第二半导体芯片之间，多个第二连接凸块中的每个包括第二柱结构和第二焊料层。
  • 半导体封装
  • [发明专利]堆叠式半导体封装件-CN201510018605.8有效
  • 崔允硕;权赫万;赵汊济;赵泰济 - 三星电子株式会社
  • 2015-01-14 - 2019-07-05 - H01L23/12
  • 本公开提供了一种堆叠式半导体封装件，该堆叠式半导体封装件由于堆叠在下芯片上的上半导体芯片的特征而使得对下半导体芯片的设计限制最小化。该堆叠式半导体封装件包括：下芯片，其具有设置有多个穿通电极的穿通电极区域；以及至少一个上芯片，其堆叠在下芯片上并且具有设置有对应于多个穿通电极的多个接合焊盘的焊盘区域。所述焊盘区域沿着将上芯片的有源表面二等分的中心轴线设置。设置上芯片的焊盘区域的中心轴线布置在从下芯片的有源表面在纵向上的中心轴线移位的位置。
  • 堆叠半导体封装
  • [发明专利]半导体芯片及其制造方法-CN201610900692.4有效
  • 徐善京;柳承官;赵汊济;赵泰济 - 三星电子株式会社
  • 2016-10-17 - 2019-05-31 - H01L23/31
  • 提供了半导体芯片及其制造方法。可以提供一种半导体芯片，该半导体芯片包括：半导体器件层，包括焊盘区域和单元区域；多条最上布线，形成在半导体器件层上并以相等的距离布置在单元区域中；钝化层，形成在单元区域和焊盘区域中；多个热凸起，设置在钝化层上以与所述多条最上布线电绝缘。所述半导体器件层可以包括位于焊盘区域中的多个硅通孔(TSV)结构。所述多条最上布线可以沿一个方向平行延伸并具有相同的宽度。所述钝化层可以至少覆盖单元区域中的所述多条最上布线的顶表面并包括具有波浪形状的顶表面。
  • 半导体芯片及其制造方法
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