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[发明专利]一种电子显微镜及其工作方法-CN202310443114.2有效
发明人：李海锋;蔡信裕;孔祥炜;钟敏 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2023-04-24 - 公布日： 2023-06-27 - 主分类号： H01J37/26 文献下载
摘要：本发明公开了一种电子显微镜及其工作方法，所述工作方法包括以下步骤：在待测芯片上设置目标区域和聚针区域，其中，目标区域和聚针区域邻近；获取针体的针尖部与聚针区域的距离，并作为下针距离；在目标区域上设置下针区域，将针体移动到下针区域上，并按照下针距离移动针体，使针尖部接触下针区域的表面；多次移动针座的位置，且每次移动针座后，获取针体的多个点针图像；对比多个点针图像，获取针体的针体摆动幅度；以及设置摆动幅度阈值，当针体摆动幅度小于或等于摆动幅度阈值，通过针体对目标区域进行电性量测。本发明提供了一种电子显微镜及其工作方法，能不损伤芯片并提升芯片电性量测的准确性。
一种电子显微镜及其工作方法

[发明专利]一种测试结构及测试方法-CN202210850740.9有效
发明人：冯亚;蒲源;陈东;蔡信裕 -专利权人：南京晶驱集成电路有限公司;合肥晶合集成电路股份有限公司
申请日： 2022-07-20 - 公布日： 2022-11-11 - 主分类号： H01L23/544 文献下载
摘要：本发明提供一种测试结构及测试方法，涉及半导体技术领域，用于检测金属硅化物是否存在异常，所述测试结构包括多个测试晶体管和互连结构；每个测试晶体管具有独立的输入端，且多个测试晶体管的输出端并联；每个测试晶体管包括有源区、源端、漏端和至少两个栅极结构，至少两个栅极结构位于源端和漏端之间的有源区上，源端和漏端内各设有金属硅化物层。本发明中，测试晶体管具有至少两个栅极结构，再将多个测试晶体管并联设置以形成测试结构，以利用具有至少两个栅极结构的晶体管的金属硅化物对其相关工艺的敏感性，在互连工艺中通过电性测试检测金属硅化物层是否异常，从而达到快速、准确、及时地检测金属硅化物层异常的目的。
一种测试结构方法

[发明专利]晶圆结构及芯片良率检测方法-CN202211025890.2有效
发明人：黄普嵩;冯亚;蔡信裕 -专利权人：合肥新晶集成电路有限公司
申请日： 2022-08-25 - 公布日： 2022-11-11 - 主分类号： H01L23/544 文献下载
摘要：本公开涉及一种晶圆结构及芯片良率检测方法，涉及半导体技术领域。该晶圆结构包括：晶圆以及设置于晶圆上的至少一个芯片和至少一个测试模组；芯片包括至少一个待测模块；任一待测模块对应至少一个测试模组，测试模组用于测试待测模块的待测性能；测试模组包括：基准测试图形，基准测试图形的特征尺寸为基准特征尺寸；基准特征尺寸相对于待测模块的待测特征尺寸按照预设比例缩小；以及，多个系列测试图形，多个系列测试图形的特征尺寸不同，且任一系列测试图形的特征尺寸相对于基准特征尺寸具有偏移。上述晶圆结构可以减少芯片良率提升研发过程中的晶圆使用数量，且有利于缩短芯片良率检测时间及缩短芯片良率提升的研发时间。
结构芯片检测方法

[发明专利]一种efuse单元结构以及存储器-CN202210964664.4有效
发明人：姜涛;郝永豪;韩冰;蔡信裕 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2022-08-12 - 公布日： 2022-11-11 - 主分类号： G11C17/16 文献下载
摘要：本发明提供一种efuse单元结构以及存储器，属于半导体技术领域，efuse单元结构包括第一NMOS管、第二NMOS管和熔丝，第一NMOS管的漏极和所述第二NMOS管的漏极均连接电源，第一NMOS管的源极连接第二NMOS管的栅极，第二NMOS管的源极连接熔丝的一端，熔丝的另一端接地，使得熔丝的稳定性更好，并且在编程时第二NMOS管的工作范围始终在饱和区，保证了流经熔丝的电流较大，充分的熔断熔丝，因此熔丝的熔断效果好，还降低了控制电路对第一NMOS管的栅极提供的输入电压波动的影响，控制了输入电压对熔丝熔断效果的影响，且灵敏度高，并且本发明仅增加一个NMOS管，使得efuse单元结构的电路改动较小。
一种 efuse 单元结构以及存储器

[发明专利]一种逻辑芯片漏电失效分析方法-CN202210966115.0有效
发明人：袁野;王晓娟;马兰州;蔡信裕 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2022-08-12 - 公布日： 2022-11-04 - 主分类号： G01R31/28 文献下载
摘要：本发明提供一种逻辑芯片漏电失效分析方法，属于半导体制造技术领域，逻辑芯片漏电失效分析方法包括：提供一设置有至少两个栅极结构的晶体管结构的测量样品，所述测量样品中的晶体管结构存在亮电压对比缺陷；通过给一部分的所述栅极结构施加工作电压，并给剩余部分的所述栅极结构提供0电压，以对所述测量样品进行纳米探针电性测试，从而定位出所述晶体管结构具体的漏电失效位置，实现了逻辑芯片漏电失效分析时的精确定位，其有利于找到引起漏电失效问题的真因，从而有利于在制程优化时得到有效的优化方法。
一种逻辑芯片漏电失效分析方法

[发明专利]测试结构-CN202210581453.2有效
发明人：蒲源;胡圆圆;姚福民;蔡信裕 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2022-05-26 - 公布日： 2022-09-13 - 主分类号： H01L23/544 文献下载
摘要：本申请提供一种测试结构。测试结构包括：多行第一存储单元，平行间隔排布；多行第二存储单元，平行间隔排布；各行第二存储单元与各行第一存储单元交替间隔排布，以形成呈多行多列排布的存储单元阵列；其中，位于同一列的存储单元用于接收相同的电压，且相邻两列存储单元用于接收不同的电压；或各行第一存储单元均用于接收第一电压，各行第二存储单元均用于接收第二电压，第二电压与第一电压不同。本申请的测试结构不需要专门的线上缺陷检测设备就可以实现线上监测，测试结构中存在导电材料残留时，能够被及时准确全面地监控到，及早预警线上的工艺问题，防止有缺陷的产品流出，并且测试结构的获取不需要加入额外的光罩，可以节省大量成本。
测试结构

[发明专利]优化图像传感器死线的方法及图像传感器-CN202210722474.1有效
发明人：奚超超;孙一平;刘婷;蔡信裕 -专利权人：合肥新晶集成电路有限公司
申请日： 2022-06-24 - 公布日： 2022-09-13 - 主分类号： H01L27/146 文献下载
摘要：本申请涉及一种优化图像传感器死线的方法，所述方法包括：于目标区域中定时寄存器区域对应版图层上形成图形化掩膜层，所述图形化掩膜层包括沿所述第一方向依次分布且均以所述对称轴对称的第一遮挡部、开口区域及第二遮挡部，所述开口区域包括位于所述第一遮挡部、所述第二遮挡部之间的第一开口部分，及沿第二方向位于所述第二遮挡部相对两侧的第二开口部分；其中，所述第一遮挡部、所述第二遮挡部用于形成第一类型晶体管，所述开口区域用于形成第二类型晶体管。以所述图形化掩膜层为掩膜版向所述目标区域内执行第二类型离子注入工艺，以降低所述定时寄存器区域内第二类型晶体管的阈值电压。
优化图像传感器方法

[发明专利]一种芯片去层装置及方法-CN202210659323.6在审
发明人：胡金行;田斌伟;康绍磊;蔡信裕 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2022-06-13 - 公布日： 2022-07-15 - 主分类号： B24B7/22 文献下载
摘要：本发明公开了一种芯片去层装置及方法，属于半导体集成电路技术领域，该芯片去层装置包括携带片及位于其正面的目标芯片，所述携带片的反面设置有一恒定质量且质地均匀的施力件，所述施力件的质量至多为500克，在所述目标芯片的外围的所述携带片的正面上至少固定设置一片伪片，且所述伪片的厚度不低于所述目标芯片的厚度。为解决人工按压芯片进行研磨的过程中，芯片受力难以控制且不均匀带来的负面问题，通过利用一恒定质量且质地均匀的施力件，依赖施力件本身的重力来对目标芯片施力，来进行研磨去层，施力件施力均匀，使目标芯片内部结构原始形貌保持度良好，避免内部结构出现变形。
一种芯片装置方法

[发明专利]一种降低CMOS图像传感器暗电流的方法-CN202210229027.2有效
发明人：奚超超;蔡信裕;陈建铨 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2022-03-10 - 公布日： 2022-06-03 - 主分类号： H01L27/146 文献下载
摘要：本发明提供一种降低CMOS图像传感器暗电流的方法，包括：提供一半导体衬底，在半导体衬底中形成浅沟槽隔离结构、光电二极管和浮置扩散区，并形成多晶硅转移栅，多晶硅转移栅位于光电二极管和浮置扩散区之间；直接对光电二极管所在的半导体衬底表面以及多晶硅转移栅的表面进行离子注入，以同时消除光电二极管的表面缺陷引起的白点失效以及多晶硅转移栅的漏电引起的白点失效，解决光电二极管表面缺陷引起的暗电流，还解决多晶硅转移栅漏电引起的暗电流，从而有效降低暗电流所导致的白点失效问题，提高了良率；在形成p型掺杂薄层时无需形成图形化的光刻胶，这样就减少了光罩的成本，同时省略了光刻以及清洁光刻胶层的工艺步骤，降低了工艺成本。
一种降低 cmos 图像传感器电流方法

[发明专利]晶圆缺陷的分析方法及系统-CN202110562681.0在审
发明人：冯亚;陈建铨;蔡信裕 -专利权人：晶芯成（北京）科技有限公司
申请日： 2021-05-24 - 公布日： 2021-06-25 - 主分类号： G06F16/24 文献下载
摘要：本发明提供一种晶圆缺陷的分析方法及系统，所述分析方法包括：建立设备数据库，包括第一类数据及第二类数据，第一类数据为晶圆与设备直接接触的数据，第二类数据为晶圆与设备间接接触的数据，第一类数据及第二类数据均包括位置信息、尺寸信息以及角度信息；获取一产品晶圆上的至少一个晶圆缺陷的缺陷数据，缺陷数据包括位置信息、尺寸信息以及角度信息；比对缺陷数据与设备数据库，确认晶圆缺陷的设备来源。通过获得晶圆制造过程中晶圆与设备的第一类数据及第二类数据，以建立设备数据库，然后将产品晶圆的缺陷数据与设备数据库对比，即可快速、准确的分析确定产生晶圆缺陷的设备来源，以实现快速、准确分析晶圆缺陷的设备来源。
缺陷分析方法系统

[发明专利]ESD保护电路、ESD保护结构及其制造方法-CN202110010268.3有效
发明人：袁野;詹奕鹏;蔡信裕;柯天麒;陈建铨;蒲源 -专利权人：晶芯成（北京）科技有限公司
申请日： 2021-01-06 - 公布日： 2021-04-09 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种ESD保护电路、ESD保护结构及其制造方法，其中，所述ESD保护结构的制造方法包括：提供一基底，且所述基底上形成有浅沟槽隔离结构；在基底中形成第一掺杂类型的阱和与其相邻的第二掺杂类型的阱；在所述第一掺杂类型的阱中形成第一注入区，所述第一注入区为第一掺杂类型；在所述第二掺杂类型的阱中形成第二注入区和第三注入区，所述第二注入区和第三注入区被所述浅沟槽隔离结构隔离，且所述第二注入区为第二掺杂类型，所述第三注入区为第一掺杂类型；将所述第一注入区接地，所述第二注入区连接电源，所述第三注入区浮接。通过上述方法制备的ESD保护结构能够阻断寄生BJT的触发，从而避免闩锁效应发生，解决系统级ESD失效的问题。
esd 保护电路结构及其制造方法

[发明专利]一种静电放电保护电路及其应用-CN202011249787.7在审
发明人：蒲源;詹奕鹏;蔡信裕;柯天麒;郭千琦;陈建铨;袁野 -专利权人：晶芯成（北京）科技有限公司
申请日： 2020-11-11 - 公布日： 2020-12-18 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种静电放电保护电路，其包括在衬底并排设置有第一类型阱和第二类型阱，设置在所述第一类型阱上的保护环，设置在所述第二类型阱上的体端，设置在所述第二类型阱上的第一电极，所述第一电极位于所述体端相对于所述保护环的另一侧，设置在所述第二类型阱上的第二电极，所述第二电极位于所述第一电极相对于所述体端的另一侧，设置在所述第一电极与所述第二电极之间的栅极；其中，所述体端与所述第二电极之间的距离大于所述体端与所述栅极之间的距离，所述保护环与所述第一电极连接于第一电势点，所述体端、所述栅极与所述第二电极连接于第二电势点。通过本发明提供的一种静电放电保护电路，可增强抵抗闩锁效应的能力。
一种静电放电保护电路及其应用

[发明专利]半导体结构及其制造方法-CN202011297637.3在审
发明人：袁野;詹奕鹏;陈建铨;蔡信裕;陈明睿 -专利权人：晶芯成（北京）科技有限公司
申请日： 2020-11-19 - 公布日： 2020-12-18 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种半导体结构及其制造方法，其中，所述半导体结构的制造方法包括：首先，提供一衬底，且所述衬底上形成有浅沟槽隔离结构；在衬底中形成第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱第一部分和第二掺杂类型的阱第一部分位于浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和第二掺杂类型的阱第一部分隔离开，裸露出衬底。通过第一掺杂类型的阱和第二掺杂类型的阱的部分重叠或者分开能有效提升PN结的击穿电压，以及降低漏电流，进而提高闩锁效应的免疫度，解决系统级ESD失效的问题。
半导体结构及其制造方法

[发明专利]存储器的制作方法-CN200910195860.4无效
发明人：韩永召;张宏;徐美玲;陈自凡;蔡信裕 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-09-17 - 公布日： 2011-04-20 - 主分类号： H01L21/8247 文献下载
摘要：本发明公开了一种存储器的制作方法：在半导体衬底上形成三层堆叠结构；在三层堆叠结构的表面依次形成第一多晶硅层和无机硬掩膜；在无机硬掩膜的表面涂布光阻胶层，曝光显影所述光阻胶层，曝光显影后的光阻胶层的开口为要在半导体衬底上制作STI的位置；以曝光显影后的光阻胶层和无机硬掩膜为掩膜，依次刻蚀第一多晶硅层、三层堆叠结构及半导体衬底，形成STI；去除无机硬掩膜后，在第一多晶硅层和STI的表面沉积第二多晶硅层；沿字线方向依次刻蚀第二多晶硅层、第一多晶硅层和三层堆叠结构，露出半导体衬底。该方法有效解决存储单元间的漏电和相邻存储单元之间的干扰问题，而且工艺制程简单易实现，提高了存储器的生产效率。
存储器制作方法

[发明专利]处理沟槽及形成UMOS晶体管的方法-CN200910195220.3无效
发明人：湛兴龙;刘喻;韩永召;陈建利;蔡信裕 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-09-04 - 公布日： 2011-04-13 - 主分类号： H01L21/302 文献下载
摘要：一种处理沟槽及形成UMOS晶体管的方法，其中，所述处理沟槽的方法包括对沟槽进行软刻蚀。本发明通过对沟槽进行软刻蚀，改善了沟槽侧壁和底部介质层的均匀性，工艺复杂性没有明显增加，生产成本及产能没有明显变化。
处理沟槽形成 umos 晶体管方法

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