|
|
钻瓜专利网为您找到相关结果 45个，建议您 升级VIP下载更多相关专利
- [发明专利]半导体存储器-CN201910180265.7有效
-
永岛贤史;荒井史隆
-
铠侠股份有限公司
-
2019-03-11
-
2023-10-10
-
H10B41/30
- 发明提供半导体存储器，具备：基板；第1构件，在第1方向延伸并包括第1半导体层；第1布线，在第2方向延伸；第2布线，在第2方向延伸并在第3方向与第1布线相邻；第1存储单元，在第1布线与第1构件间存储信息；第2存储单元，在第2布线与第1构件间存储信息；第2构件，在第1方向延伸，在第1方向设置在第1构件上方并包括第2半导体层；第3布线，在第1方向设置在第1布线上方并在第2方向延伸；第4布线，在第2方向延伸并在第3方向与第3布线相邻；第3存储单元，在第3布线与第2构件间存储信息；第4存储单元，在第4布线与第2构件间存储信息；第3半导体层，设置在第1构件与第2构件间，并与第1半导体层和第2半导体层连续。
- 半导体存储器
- [发明专利]半导体存储装置-CN202210757687.8在审
-
细谷启司;荒井史隆;小迫宽明;挂川卓由;内藤慎哉;福冈谅;松尾浩司
-
铠侠股份有限公司
-
2022-06-29
-
2023-10-03
-
G11C16/00
- 实施方式提供一种恰当地动作的半导体存储装置。实施方式的半导体存储装置具备存储单元阵列及周边电路。存储单元阵列具备多个第1半导体层及多个第1通孔电极。周边电路具备：多个第1节点，与多个第1通孔电极对应设置；充电电路，对多个第1节点进行充电；放电电路，将多个第1节点放电；地址选择电路，根据所输入的地址信号使多个第1节点中的一个第1节点与充电电路或者放电电路导通；多个第1晶体管，分别设置在多个第1节点中的2个节点之间的电流路径上；以及多个放大电路，与多个第1通孔电极对应设置，且具备连接于多个第1节点的任一个第1节点的输入端子、及连接于多个第1通孔电极的任一个第1通孔电极的输出端子。
- 半导体存储装置
- [发明专利]半导体存储装置及其控制方法-CN201910093774.6有效
-
加藤竜也;嶋田裕介;荒井史隆
-
铠侠股份有限公司
-
2019-01-30
-
2023-10-03
-
H10B43/27
- 实施方式涉及一种半导体存储装置及其控制方法。实施方式的半导体存储装置的控制方法是在半导体存储装置中，对第2导电层施加小于第1电压的第2电压，且对第3导电层施加大于第1电压的第3电压，从而从存储单元读出数据，所述半导体存储装置使用：衬底；板状的第1导电层，与衬底隔开且与衬底面平行地设置在衬底上；板状的第2导电层，与第1导电层隔开且与衬底面平行地设置在第1导电层上；板状的第3导电层，与第2导电层隔开且与衬底面平行地设置在第2导电层上；绝缘体，贯通第1、第2及第3导电层地设置；沟道体，设置在第1、第2及第3导电层与绝缘体之间，且延伸到衬底面；及存储单元，设置在第1导电层与沟道体之间且具有电荷储存膜。
- 半导体存储装置及其控制方法
- [发明专利]半导体存储装置及其驱动方法-CN201810046603.3有效
-
嶋田裕介;荒井史隆;加藤竜也
-
铠侠股份有限公司
-
2018-01-17
-
2023-09-05
-
H10B43/40
- 本发明的实施方式提供一种读出动作时的接通电流大的半导体存储装置及其驱动方法。实施方式的半导体存储装置具备共用通道且相互并联连接的第1及第2NAND串。当从属于所述第1NAND串的第1存储单元中读出值时，对属于所述第1NAND串的第2存储单元的栅极施加第1电位，对属于所述第2NAND串且和所述第1存储单元对向的第3存储单元的栅极施加第2电位，并对和所述第2存储单元对向的第4存储单元的至少一个栅极施加所述第1电位，使所述第1存储单元的栅极电位在所述第2电位和所述第1电位之间摆动。所述第2电位和所述第1配线的电位的电位差的绝对值，小于所述第1电位和所述第1配线的电位的电位差的绝对值。
- 半导体存储装置及其驱动方法
- [发明专利]半导体存储装置-CN201910675138.4有效
-
荒井史隆;后藤正和;近藤正树;细谷启司;百百信幸
-
铠侠股份有限公司
-
2019-07-24
-
2023-07-28
-
H10B43/10
- 实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1配线层(33)；第1信号线(37)；第1存储单元MC，设置在第1配线层与第1信号线之间，存储第1信息；第2至第4配线层(SG0a～SGD2a)，积层在第1配线层的上方；第5至第7配线层(SG0b、CSL、及SG2b)，分别在第3方向上与第2至第4配线层分开地配置；第2信号线(45)，连接于第1信号线，并配置在第2配线层与第5配线层之间、第3配线层与第6配线层之间、及第4配线层与第7配线层之间；以及第3信号线(45)，连接于第1及第2信号线以及第6配线层，并配置在第2信号线与第5至第7配线层之间。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202080098046.5在审
-
细谷启司;荒井史隆
-
铠侠股份有限公司
-
2020-03-24
-
2022-10-18
-
H01L27/11551
- 本发明的实施方式的半导体存储装置具备：第1半导体层，沿第1方向延伸；第2半导体层，在与第1方向交叉的第2方向上和第1半导体层分离而积层，且沿第1方向延伸；第1导电层，与第1半导体层及第2半导体层交叉，且沿第2方向延伸；第1绝缘层，在第1方向上与第1导电层相隔第1距离而设置，与第1半导体层及第2半导体层交叉，且沿第2方向延伸；第2导电层，在第1方向上与第1绝缘层相隔第1距离而设置，与第1半导体层及第2半导体层交叉，且沿第2方向延伸；以及第3导电层，在第1方向上与第2导电层相隔第1距离而设置，与第1半导体层及第2半导体层交叉，且沿第2方向延伸。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202110912650.3在审
-
园原辉久;妹尾骏一;德平弘毅;荒井史隆
-
铠侠股份有限公司
-
2021-08-10
-
2022-10-14
-
G11C16/02
- 本发明的实施方式提供一种适当地动作的半导体存储装置。实施方式的半导体存储装置具备：第1配线，在第1方向上延伸；第1半导体层，与第1配线连接，且在与第1方向交叉的第2方向上延伸；第1电极，在与第1方向及第2方向交叉的第3方向上延伸，且与第1半导体层连接；第2电极，设置在第1电极与第1配线之间，在第3方向上延伸，且与第1半导体层对向；第3电极，设置在第2电极与第1配线之间，且在第3方向上延伸；第2半导体层，设置在第3电极与第1半导体层之间，且与第3电极对向；及电荷储存层，经由第2半导体层而电连接于第1配线，且与第1半导体层对向。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202110986485.6在审
-
松尾浩司;荒井史隆
-
铠侠股份有限公司
-
2021-08-26
-
2022-09-27
-
G11C16/08
- 本发明的实施方式提供一种能够高集成化的半导体存储装置。实施方式的半导体存储装置具备：多个存储区块区域，沿第1方向排列；接线区域，相对于多个存储区块区域沿第1方向排列；及配线区域，在第1方向上延伸，与多个存储区块区域及接线区域沿与第1方向交叉的第2方向排列。多个存储区块区域分别具备：多个存储串，在第1方向上延伸，且沿第2方向排列；及第1配线，在第2方向上延伸，共通地连接于多个存储串。配线区域具备第2配线，该第2配线在第1方向上延伸，共通地连接于与多个存储区块区域对应的多个第1配线。接线区域具备：第3配线，电连接于第2配线；及接触电极，在与第1方向及第2方向交叉的第3方向上延伸，连接于第3配线。
- 半导体存储装置
- [发明专利]存储装置及存储装置的控制方法-CN202110930286.3在审
-
荒井史隆
-
铠侠股份有限公司
-
2021-08-13
-
2022-08-02
-
G11C11/00
- 实施方式提供一种提升存储装置品质的存储装置及存储装置的控制方法。实施方式的存储装置包含：第1及第2积层体(700)，沿与衬底(80)的表面平行的第2方向排列，且分别包含沿与衬底(80)的表面垂直的第1方向排列的第1半导体层(70)；字线(50)，覆盖积层体(700)；第2及第3半导体层(300a)，在第1方向上，分别设置于第1及第2积层体(700)的上方；存储单元(MC)，设置在第1半导体层(70)与字线(50)之间；第2半导体层上的第1晶体管(TRn)；及第3半导体层上的第2晶体管。第1及第2积层体(700)在第2方向上以第1间距(Da)排列，第1及第2半导体层(300a)在第2方向上以第2间距(D1)排列，且第2间距(D1)等于第1间距(Da)。
- 存储装置控制方法
- [发明专利]半导体存储装置-CN202110006567.X在审
-
永嶋贤史;荒井史隆
-
铠侠股份有限公司
-
2021-01-05
-
2022-03-18
-
H01L27/11565
- 实施方式提供一种抑制存储单元的倒塌并且使集成密度提高的半导体存储装置。实施方式的半导体存储装置具备：第1积层体，沿着第1方向积层；第2积层体，沿着第1方向积层；及第1结构体，包含至少1个存储器结构体，且设置在第1积层体与第2积层体之间。至少1个存储器结构体包含第1半导体膜、第1电荷蓄积膜、第2半导体膜及第2电荷蓄积膜，第1积层体及第2积层体分别包含：第1部分、第2部分及第3部分，分别沿着与第1方向交叉的第2方向延伸，其中，第1部分在与第1方向及第2方向交叉的第3方向上设置在第2部分与第3部分之间；第4部分，将第1部分与第2部分连接；及第5部分，将第1部分与第3部分连接；且第1积层体的第2部分在第3方向上设置在第2积层体的第1部分与第2积层体的第3部分之间。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201710664482.4有效
-
加藤竜也;村越笃;荒井史隆
-
东芝存储器株式会社
-
2017-08-04
-
2021-12-03
-
H01L27/11526
- 本发明的实施方式提供一种高集成度的半导体存储装置。实施方式的半导体存储装置具备：第1电极膜及第2电极膜，沿着第1方向及第2方向扩展；第1绝缘板，沿着第2方向上相互隔开的两列而配置，在各列中沿着第1方向间断地配置；第2绝缘板，设置于两列间，沿着n列而配置，在各列中沿着第1方向间断地配置；第3绝缘板，设置于两列中的一列与由第2绝缘板组成的列之间，沿着第1方向间断地配置；第1绝缘部件，设置于第1绝缘板与第3绝缘板之间；以及第2绝缘部件，设置于第2绝缘板与第3绝缘板之间。第1电极膜在两列间被分割为两个部分。第2电极膜在两列间被分割为{(n+1)×2}个部分。
- 半导体存储装置
|
