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- [发明专利]时钟分频电路-CN202310720224.9在审
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房铭;王梦梦;冯立伟;韦金城
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河南矽思微电子有限公司
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2023-06-19
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2023-09-05
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H03K23/66
- 本发明公开一种时钟分频电路，属于时钟分频技术，包括使能模块，基于第一输入时钟信号和第五信号得到开关信号；分频比配置字调节模块，用第二时钟信号采样输入分频比配置字得到第一分频比配置字，用第二时钟信号采样第一分频比配置字得到第二分频比配置字；动态分频器模块，在输出信号分频比配置字控制下对第二输入时钟信号进行分频或不分频，输出第一输出时钟信号；第一输出时钟信号经反相得到第二输出时钟信号，第二输出时钟信号经反相得到第三时钟信号，第三时钟信号经反相得到第二时钟信号，将第二输出时钟信号和第十三信号进行或非运算后得到最终输出时钟信号。本发明能够实现输出时钟信号动态分频，输出时钟信号不会产生毛刺。
- 时钟分频电路
- [发明专利]一种50%占空比的2-7预分频器-CN202310167814.3在审
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李元勋;王茗璐;李勃彦
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电子科技大学
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2023-02-27
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2023-05-16
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H03K23/66
- 本发明涉及分频器集成电路技术领域，具体为一种50％占空比的2‑7预分频器。本发明包含一个带分频比扩展位的2/3分频单元，一个附加2分频逻辑模块，一个附加扩展传输路径模块和一个奇数整数占空比校正逻辑模块。本发明首先根据分频比在2/3分频单元进行除2/除3操作，再将其输出信号输入附加2分频逻辑中，当分频比大于3时，附加扩展传输路径模块工作，当分频比为奇数时，占空比校正模块会对输入信号进行占空比校正。相比现有技术，本发明电路结构简单，分频比覆盖率广、噪声贡献低以及输出占空比接近50％，可以应用于多模可编程分频器中。
- 一种50分频器
- [发明专利]N位元计数器及除频器-CN201811415720.9有效
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罗吉斯
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瑞昱半导体股份有限公司
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2018-11-26
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2023-03-31
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H03K23/66
- 本发明公开了除频器及N位元计数器，该N位元计数器包含一N位元计数电路、一重载信号产生电路与一重置电路。N位元计数电路从一初始值开始计数以产生由N个位元构成的一计数值，并于一重载信号的电平由一第一重载电平变为一第二重载电平时，载入该初始值以从该初始值重新开始计数。重载信号产生电路于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令重载信号的电平由第一重载电平变为第二重载电平。重置电路于重载信号的电平由第一重载电平变为第二重载电平时，令该重置信号的电平由一第一重置电平变为一第二重置电平以重置该重载信号产生电路，从而令重载信号的电平变为第一重载电平，使得该N位元计数电路重新开始计数。
- 位元计数器
- [实用新型]宽带预分频器-CN202023289828.3有效
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田彤;伍锡安;袁圣越
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麦堆微电子技术（上海）有限公司
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2020-12-31
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2023-02-28
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H03K23/66
- 本实用新型提供一种宽带预分频器，包括第一数据选择器、第二数据选择器、第一与非门、第二与非门及第一触发器，且在第一数据选择器与第二数据选择器之间设有分频触发器组；第一数据选择器分别与分频触发器组和第一与非门连接；第一与非门和第二与非门均与第一触发器连接；第二数据选择器分别与分频触发器组和第二与非门连接；第二与非门与分频触发器组连接；本实用新型通过增加两个数据选择器即实现了频带的切换，既简化了电路的复杂度，降低了电路的设计难度，又有效避免了电路工作速度的降低；能够针对不同频带实现不同的预分频比，极大地扩展了该宽带预分频器的工作频率范围，大大增强了该宽带预分频器的通用性和适用性。
- 宽带分频器
- [实用新型]一种高速连续整数分频电路-CN202120555843.3有效
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王尧;廖春连;刘睿;王楠;王湛
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中国电子科技集团公司第五十四研究所
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2021-03-18
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2021-11-09
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H03K23/66
- 本实用新型公开了一种应用于锁相环(PLL)电路的一种高速连续整数分频电路，属于集成电路架构领域。本实用新型包含高速4/5分频电路，模拟方式实现的可编程6位P计数器，2位S计数器与逻辑检测电路。高速4/5分频采用CML结构实现。改进型TSPC D触发器可以实现停止与异步置数功能。采用异步逻辑设计PS计数器。检测电路兼容复位功能，过2检测逻辑增加电路工作速度。按照上述方案设计，分频电路的工作速度不再受限于分频器位数的影响，改进的触发器与逻辑检测电路提升了电路工作速度，可以实现1GHZ以上的超高速连续整数分频(本结构分频电路在180nm工艺下达到1GHz)。本实用新型可用于片上集成电路设计中需要高速连续整数分频的场合。
- 一种高速连续整数分频电路
- [发明专利]一种高速连续整数分频电路-CN202110289323.7在审
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王尧;廖春连;刘睿;王楠;王湛
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中国电子科技集团公司第五十四研究所
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2021-03-18
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2021-07-23
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H03K23/66
- 本发明公开了一种应用于锁相环(PLL)电路的一种高速连续整数分频电路，属于集成电路架构领域。本发明包含高速4/5分频电路，模拟方式实现的可编程6位P计数器，2位S计数器与逻辑检测电路。高速4/5分频采用CML结构实现。改进型TSPC D触发器可以实现停止与异步置数功能。采用异步逻辑设计PS计数器。检测电路兼容复位功能，过2检测逻辑增加电路工作速度。按照上述方案设计，分频电路的工作速度不再受限于分频器位数的影响，改进的触发器与逻辑检测电路提升了电路工作速度，可以实现1GHZ以上的超高速连续整数分频(本结构分频电路在180nm工艺下达到1GHz)。本发明可用于片上集成电路设计中需要高速连续整数分频的场合。
- 一种高速连续整数分频电路
- [发明专利]校准蓝牙时钟的方法和装置-CN202110257281.9在审
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彭国杰
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炬芯科技股份有限公司
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2021-03-09
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2021-06-11
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H03K23/66
- 本公开涉及一种校准蓝牙时钟的方法和装置，该方法包括：在检测到蓝牙芯片进入休眠状态的情况下，获取预设低频时钟信号的时钟周期，根据该时钟周期控制该蓝牙芯片的工作时钟计数器通过分频时钟信号进行计数，并控制该蓝牙芯片的高频时钟计数器停止计数；在检测到该蓝牙芯片退出该休眠状态的情况下，获取该工作时钟计数器的当前计数，并根据该分频电路在该蓝牙芯片退出该休眠状态时的计时参数，确定该蓝牙芯片在该休眠状态的误差时长；该当前计数为时钟计数器在该蓝牙芯片退出该休眠状态时的计数；根据该误差时长，更新该工作时钟计数器和该高频时钟计数器的当前计数，以校准该蓝牙时钟。
- 校准蓝牙时钟方法装置
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