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[发明专利]一种包含环绕井的具有静电放电容忍的输入/输出垫电路-CN201010111331.4有效
发明人：王世钰;吕佳伶;陈彦宇;刘玉莲;卢道政 -专利权人：旺宏电子股份有限公司
申请日： 2010-02-02 - 公布日： 2011-08-03 - 主分类号： H01L23/482 文献下载
摘要：本发明是有关于一种包含环绕井的具有静电放电容忍的输入/输出垫电路，包括一半导体主体，具有一第一导电类型，以及一接触垫。一环绕井具有一第二导电类型，且布局为一环而环绕于该半导体主体中的一作为静电放电电路的区域。此环绕井是相对较深的，且除了定义一作为静电放电电路的区域外，还提供一二极管的一第一端点形成于半导体主体中。在该环绕井所环绕的一区域内，一二极管与该接触垫耦接，及一晶体管与一参考电压耦接，此两者是串联且在该半导体主体中形成一寄生装置。
一种包含环绕具有静电放电容忍输入输出电路

[发明专利]通用输出入单元及相关装置与方法-CN201010118961.4有效
发明人：刘先凤;田尔文 -专利权人：晨星软件研发(深圳)有限公司;晨星半导体股份有限公司
申请日： 2010-01-27 - 公布日： 2011-07-27 - 主分类号： H01L23/482 文献下载
摘要：本发明提供一种通用输出入单元及相关装置与方法，可应用于一晶粒/芯片与一集成电路。在本发明的一实施例中，各通用输出入单元具有一电力接垫开口与多个信号接垫开口以实现出不同的功能。根据各通用输出入单元的功能需求，各通用输出入单元的电力接垫可选择性地连接一对应的电导线以通过该电导线耦接至一预定电压，而每一信号接垫开口亦可分别选择性地各自连接一对应的信号导线以通过该信号导线进行信号传递。
通用输出单元相关装置方法

[发明专利]细间距阵列型连接器-CN201010004692.9有效
发明人：章本华;林欣卫 -专利权人：财团法人工业技术研究院
申请日： 2010-01-20 - 公布日： 2011-07-20 - 主分类号： H01L23/482 文献下载
摘要：本发明公开一种具有自我共面度与正向力检测机制的细间距阵列型连接器，通过微机电制作工艺制作，并利用纳米碳管的良好的机械与导电特性，可使连接器在低正向力作用下，提供较低且稳定的接触电阻，增加电气信号传递的品质。
间距阵列连接器

[发明专利]具疏通空缺的电子芯片与基板-CN201010000214.0无效
发明人：林青山;吴世烽 -专利权人：瑞鼎科技股份有限公司
申请日： 2010-01-05 - 公布日： 2011-07-06 - 主分类号： H01L23/482 文献下载
摘要：本发明提供了一种电子芯片，其中包含多个导电接脚。该导电接脚设置于该电子芯片的外表面，并通过导电胶提供该电子芯片与外部电路间的多个电性连接。该导电接脚中的第一导电接脚邻近于第二导电接脚，并且该第一导电接脚邻近于该第二导电接脚的角落形成有第一疏通缺口，为该导电胶中的至少一个导电粒子提供流通空间。本发明还提供了一种基板。采用本发明的电子芯片和基板可有效降低导电接脚之间发生短路的机率。
疏通空缺电子芯片

[发明专利]单一晶粒尺寸半导体元件封装绝缘批覆结构及批覆方法-CN200910253260.9有效
发明人：吴亮洁;王政一 -专利权人：佳邦科技股份有限公司
申请日： 2009-12-11 - 公布日： 2011-06-15 - 主分类号： H01L23/482 文献下载
摘要：一种单一晶粒尺寸半导体元件绝缘批覆结构及批覆方法，步骤如下：提供一单一晶粒尺寸半导体元件，其具有三组两两相对的侧面，且该三组中的其中一组相对的侧面上分别具有一金属引线区域，此金属引线区域位于晶片用于工艺加工的上下面，而两金属垫分别设置于该金属引线区域上；利用一夹具遮蔽该两金属垫的其中之一及其所对应的该金属引线区域；进行一批覆步骤，以在该单一晶粒尺寸半导体元件上形成一绝缘批覆层；进行一移除步骤，以裸露被该绝缘批覆层所覆盖的该金属垫；以及形成两端电极，其分别覆盖于该两金属垫及金属引线区域，由此可形成一单一晶粒尺寸半导体元件绝缘批覆结构，以为元件提供更好的保护功能，并简化元件与基板的固接工艺。
单一晶粒尺寸半导体元件封装绝缘结构方法

[发明专利]集成电路装置及其形成方法-CN201010206643.3有效
发明人：林正忠;刘重希;余振华 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-06-13 - 公布日： 2011-06-08 - 主分类号： H01L23/482 文献下载
摘要：一种集成电路装置及其形成方法。该集成电路装置包含：一第一铜层；一第二铜层设置于该第一铜层之上；以及，一相接界面介于该第一铜层及该第二铜层之间。该相接界面包含一平坦区域界面区及一交互成长界面区，其中该平坦区域界面区小于或等于该相接界面的50％。当平坦区域界面区占该相接界面总面积的50％或50％以下，该相接界面216(即铜-铜相接界面)即不会有剥离现象的发生。降低(或消除)膜层间的剥离现象可改善半导体装置的性能。
集成电路装置及其形成方法

[发明专利]集成电路及三维堆叠的多重芯片模块-CN201010505136.X有效
发明人：罗明健;吴国雄;叶威志 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-10-09 - 公布日： 2011-05-04 - 主分类号： H01L23/482 文献下载
摘要：本发明揭示一种集成电路及三维堆叠的多重芯片模块，该集成电路包括：一基底，具有一上表面及一下表面，而一电路形成于上表面上；多个焊盘，形成于下表面的周边；以及一背侧金属层，形成于下表面上。焊盘中的一第一次组焊盘经由多个硅通孔电极而电性耦接至上表面上的电路。背侧金属层电性耦接至焊盘中的一第二次组焊盘。背侧金属层配送由第二次组焊盘所提供的电子信号。本发明由于硅通孔电极接线结构而使设计周期与制造良率都有显著的改善。
集成电路三维堆叠多重芯片模块

[发明专利]一种接触焊盘-CN200910195954.1有效
发明人：何军 -专利权人：上海宏力半导体制造有限公司
申请日： 2009-09-16 - 公布日： 2011-04-20 - 主分类号： H01L23/482 文献下载
摘要：一种接触焊盘，属于半导体集成电路的保护电路设计领域。本发明提供的接触焊盘包括焊盘金属层，还包括：通过对有源区同时进行第一类型阱和第二类型阱的中和掺杂而形成的全耗尽层区域，所述全耗尽层区域位于所述焊盘金属层的正下方、并形成于半导体衬底的上表层。同现有技术相比，全耗尽层区域增大了接触焊盘的寄生电容的上电极与下电极之间的距离，降低了其寄生电容值；同时，该全耗尽层区域的制备可利用现有工艺中的离子注入，实现简单，无需额外的制程。
一种接触

[发明专利]芯片级表面封装的半导体器件封装及其制备过程-CN201010238649.9有效
发明人：冯涛 -专利权人：万国半导体股份有限公司
申请日： 2010-07-20 - 公布日： 2011-02-02 - 主分类号： H01L23/482 文献下载
摘要：本发明提出了一种半导体器件封装晶片及其制备方法。此器件封装晶片可以包括具有位于器件衬底的前表面上的一个或多个前电极的器件衬底，并且相应地电连接到形成在前表面附近的器件衬底中的一个或多个器件区域。在器件衬底的后表面上制备一个背部导电层。此背部导电层电连接到形成在器件衬底的后表面附近的器件衬底中的一个器件区域上。一个或多个导电延伸部分，相应地形成在与背部导电层电接触的器件衬底的一个或多个侧壁上，并延伸到器件衬底的一部分前表面上。在器件衬底的后表面上黏接一个支持衬底。
芯片级表面封装半导体器件及其制备过程

[发明专利]半导体装置-CN201010222675.2有效
发明人：江川秀范 -专利权人：瑞萨电子株式会社
申请日： 2010-06-30 - 公布日： 2011-01-26 - 主分类号： H01L23/482 文献下载
摘要：本发明提供了一种半导体装置，该半导体装置包括布线板和IC芯片，该布线板具有在至少一个主表面上形成的导电图案，该IC芯片安装在布线板上。该IC芯片包括与布线板进行导体连接的多个电极。导电图案包括引线图案和散热图案。引线图案通过导体与多个电极中的至少一个相连接。散热图案与IC芯片和引线图案物理地分隔开，并且该散热图案具有的表面面积大于引线图案的表面面积。另外，引线图案和散热图案被设置成彼此相对且其间具有间隙，并且它们的相对部分分别具有相互交叉的形状且被布置成各个相互交叉的形状彼此啮合且其间具有间隙。
半导体装置

[发明专利]P型硅衬底背面金属化的制作方法-CN201010279777.8无效
发明人：王英杰;韩非;孔建峰;王平;范伟宏 -专利权人：杭州士兰集成电路有限公司
申请日： 2010-09-03 - 公布日： 2011-01-19 - 主分类号： H01L23/482 文献下载
摘要：本发明提供的P型硅衬底背面金属化的制作方法包括如下步骤：(1)在芯片减薄后，在背面蒸发一层Al薄层；(2)在Al薄层上依次蒸发金属Ni和金属Ag；(3)进行一次350℃～450℃的温度处理，使铝薄层与硅形成铝硅合金的同时，使三价铝掺入硅中，形成表面掺铝硅层，提高衬底硅表面P型杂质浓度，降低P型衬底硅与背面金属的接触电阻。本发明优点在于有效地降低芯片的背面接触电阻，降低器件的耗散功率。
衬底背面金属化制作方法

[实用新型]芯片引线键合区及应用其的半导体器件-CN201020181549.2有效
发明人：周华栋 -专利权人：中颖电子(上海)有限公司
申请日： 2010-04-29 - 公布日： 2011-01-12 - 主分类号： H01L23/482 文献下载
摘要：本实用新型揭示了一种芯片引线键合区，包括：多个区；其中，所述多个区之间相互啮合。本实用新型提供的芯片引线键合区及应用其的半导体器件，是将一个键合区分为多个部分分别与芯片内的多个电极点进行连接，并通过同一条引线与引线框架键合，可以利用一个键合区实现多路信号传输，更加充分的利用率键合区，达到了节省键合区并能实现更多功能的目的。
芯片引线键合区应用半导体器件

[发明专利]半导体芯片及其制造方法、堆叠模块和存储卡-CN201010108463.1有效
发明人：李镐珍;张东铉;李仁荣;尹玟升;黄善宽 -专利权人：三星电子株式会社
申请日： 2010-01-29 - 公布日： 2011-01-05 - 主分类号： H01L23/482 文献下载
摘要：本发明提供了一种半导体芯片、制造该半导体芯片的方法、包括该半导体芯片的堆叠模块和存储卡，其中，所述半导体芯片包括第一表面和面对第一表面的第二表面。至少一个通孔包括在从基底的第一表面向着基底的第二表面的方向延伸的第一部分以及连接到第一部分并且具有锥形形状的第二部分。提供了填充所述至少一个通孔的至少一个通孔电极。
半导体芯片及其制造方法堆叠模块存储

[实用新型]晶圆凸块结构-CN201020192404.2有效
发明人：朱贵武;璩泽明 -专利权人：茂邦电子有限公司
申请日： 2010-05-17 - 公布日： 2010-12-22 - 主分类号： H01L23/482 文献下载
摘要：一种晶圆凸块结构，包括晶圆状态半导体芯片、前处理层、第一化镀保护层及数个柱状凸块；该半导体芯片包括芯片垫及设开孔的保护层，该前处理层堆栈于半导体芯片的芯片垫的外露表面上；该第一化镀保护层堆栈于该前处理层上、该保护层的开孔侧壁及该保护层于该开孔外部的表面上；所述柱状凸块堆栈于该第一化镀保护层上及该保护层部分表面上，各柱状凸块由可视需求高度成形的导电金属层、及与该导电金属层外周缘呈紧密结合状包覆的第二化镀保护层所组成，以利于增加后续与相对应的组件连结的焊锡性的同时更能有效降低成本。
晶圆凸块结构

[发明专利]具有导体层的芯片的封装结构-CN200910137182.6有效
发明人：郑宏祥;黄志亿 -专利权人：日月光半导体制造股份有限公司
申请日： 2009-05-08 - 公布日： 2010-11-10 - 主分类号： H01L23/482 文献下载
摘要：本发明关于一种具有导体层的芯片的封装结构。该封装结构包括一基板、一芯片、至少一第一电性连接组件及至少一第二电性连接组件。该基板具有一第一表面及一第一线路层。该第一线路层位于该第一表面上。该芯片附着于该基板，该芯片具有一表面、至少一第一焊垫、数个第二焊垫及一导体层。该第一焊垫、该些第二焊垫及该导体层位于该表面上，且该导体层连接该些第二焊垫。该第一电性连接组件及该第二电性连接组件电性连接该基板至该芯片。藉此，该芯片的导体层可达到控制特性阻抗及增进信号完整性的功效。
具有导体芯片封装结构