[发明专利]多分割分频

说明书

                      背景技术

本发明涉及分频器，尤其涉及能使用若干除数进行分频的分频器。

在许多情况下，多分割分频器都是很有用的。这样的一种用法是用在受Δ∑控制的N分频锁相环(PLL)调制器中。这种类型的调制器是一种花费少并且体积小的实现连续相位调制(CPM)的手段。CPM被用于实现高频谱效率的数字通信例如是用在GSM/DCS系统中。虽然这种调制技术特别适用于蜂窝式通信系统中的移动站，但其应用并不仅限于此。

实现连续相位调制的已有技术显示于图1中。要被发射的信息100被提供给数字信号处理器单元101，由该单元产生同相(Ⅰ)和正交(Q)分量。这些分量被分别提供给相应的数字-模拟(D/A)转换器103a、103b。接着，D/A转换器103a、103b的输出又被提供给相应的低通滤波器105a、105b。来自低通滤波器105a、105b中每一个滤波器的输出被提供给相应的乘法器107a、107b的第一输入端。第一载波信号109a被提供给同相通路中的乘法器107a的第二输入端。与第一载波信号109a具有90°相位差的第二载波信号109b被提供给异相通路中的乘法器107b的第二输入端。之后，乘法器107a和107b的输出在加法器111中被加在一起，从而构成了将要被放大以及传送的调制信号113。

近年来，由Riley以及Copeland提出了连续的相位调制器的另一种实现方法，这种方法发表于IEEE Transactions on Circuits andSystems-Ⅱ：Analog and Digital Signal Processing，1994年3月，第41卷，第321-326页，题目为“A simplified continuous phasemodulator technique”的文献中。在这另一种实现方法中，采用了Δ∑调制器来控制N分频锁相环(PLL)的分频因子。在1993年五月的IEEETransactions on Solid-Sate Circuits，第28卷第553-559页的由T.A.Riley、M.A.Copeland以及T.A.Kwasniewski所写的“Delta-sigmamodulation in fractional-N frequency synthesis”中以及在1990年五月的The 44^th Annual Symposium on Frequency Control，第559-568页的由B.Miller以及B.Conley所写的“A multiple modulatorfractional divider”中；在1991年6月的IEEE Transactions onInstrumentation and Measurement的第40卷，第578-583页，由B.Miller以及B.Conley所写的“A multiple modulator fractionaldivider”中都描述了相似的方案。同时还参考了于1991年10月8日公开的美国专利No.5，055，802，由Alexander W.Hietala以及D.C.Rabe所申请的题目为Multiaccumulator Sigma-Delta franctional-NSynthesis的文献；以及于1993年10月23日公开的美国专利No.4，965，531，由T.Riley所申请的题目为Frequency Synthesizer的文献。受Δ∑控制的N系PLL调制是具有很多益处的一种花费少体积小的实现方法。例如，它能保证连续的相位。另外，可以用单纯的直接的以及数字化的形式来控制调制，同时还有信道选择。通过在PLL中使用多分割分频器(即能通过若干除数进行分割的分频器)，可非常容易地将一个受Δ∑控制的N分频PLL调制器用于多频带应用中。