[发明专利]存储单元、存储器及其制造方法、电子设备

说明书

本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。本申请涉及半导体技术领域。该存储单元包括垂直晶体管。垂直晶体管包括半导体柱，沿垂直于衬底方向延伸，半导体柱包括依次设置的漏极区、沟道区和源极区；栅极绝缘层和栅极，至少部分的栅极绝缘层、与栅极依次设置于所述半导体柱的沟道区的外周；垂直晶体管包括下述至少一项：靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数；靠近源极区的栅极的功函数大于靠近漏极区的所述栅极的功函数。本申请实施例能够抑制寄生三极管的开启，从而能够降低漏电。

技术领域

本申请涉及半导体技术领域，具体而言，本申请涉及一种存储单元、存储器及其制造方法、电子设备。

背景技术

目前存储器技术正向提高集成度以及缩小元件尺寸的方向发展。为了提高集成能力，缩小单元面积，在同样面积的芯片内制造更多的存储单元，存储器件的尺寸需要持续地随着技术发展进行微缩。其中，以垂直晶体管结合电容结构的4F2的DRAM(Magnetic RadomAccess Memory，动态随机存储器) 技术是未来DRAM的主要研发方向。

但是，目前的DRAM存在漏电较大的问题，容易导致电荷保持时间退化。

发明内容

本申请针对现有方式的缺点，提出一种存储单元、存储器及其制造方法、电子设备，用以解决现有存储器存在漏电较大的技术问题。

第一个方面，本申请实施例提供了一种存储单元，包括：垂直晶体管；所述垂直晶体管包括：

半导体柱，沿垂直于衬底方向延伸，所述半导体柱包括依次设置的漏极区、沟道区和源极区；

栅极绝缘层和栅极，至少部分的所述栅极绝缘层、与所述栅极依次设置于所述半导体柱的沟道区的外周；

其中，靠近所述源极区的所述栅极绝缘层的介电常数大于靠近所述漏极区的所述栅极绝缘层的介电常数；和/或，靠近所述源极区的所述栅极的功函数大于靠近所述漏极区的所述栅极的功函数；所述漏极区用于与位线电连接，所述源极区用于与电容结构电连接。

第二个方面，本申请实施例提供了一种存储器，包括：多条字线和阵列排布的如第一方面提供的存储单元；

所述字线，与沿第一方向排列成同一行的各所述存储单元的栅极均电连接，所述第一方向平行于所述衬底。

第三个方面，本申请实施例提供了一种电子设备，包括第二个方面所述的存储器。

第四个方面，本申请实施例提供一种存储器的制造方法，包括：

在衬底的一侧制造阵列排布的沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括依次设置的漏极区、沟道区和源极区；

制造多个栅极和多条字线，使得所述栅极、所述字线依次设置于所述半导体柱的沟道区的外周，且所述栅极与所述半导体柱相绝缘；

制造多个栅极绝缘层，使得至少部分的所述栅极绝缘层设置于所述半导体柱的沟道区的外周，且位于所述半导体柱与所述栅极之间，其中，靠近所述源极区的所述栅极绝缘层的介电常数大于靠近所述漏极区的所述栅极绝缘层的介电常数；和/或，靠近所述源极区的所述栅极的功函数大于靠近所述漏极区的所述栅极的功函数；所述漏极区用于与位线电连接，所述源极区用于与电容结构电连接。

本申请实施例提供的技术方案带来的有益技术效果包括：

靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数。靠近源极区的栅极绝缘层的介质常数较大，能够增强栅极与源极之间的耦合，有利于提升源极区与沟道区的能带势垒高度；靠近漏极区的栅极绝缘层的介电常数较小，能够降低漏极区与沟道区之间的电场，能够增加漏极区与沟道区的能带势垒宽度，从而具有渐变的介质常数值栅极绝缘层能够抑制寄生三极管的开启，从而能够降低诱导漏电。