[发明专利]一种芯片封装方法及计算机可读存储介质

说明书

本申请实施例提供了一种芯片封装方法及计算机可读存储介质，应用于芯片封装技术领域。该芯片封装方法中，对多个堆叠层上的硅通孔分别通过有限元分析进行应力分析，并基于有限元分析筛选出每个堆叠层对应的第一区域内的硅通孔。该第一区域的定义为：在该区域内的所有第一硅通孔的应力承受能力均大于第一应力值。通过对每个堆叠层都迭代设计得到第一区域以及第一区域内的第一硅通孔。而后基于多个堆叠层的第一硅通孔进行互联走线的设计，以使得互联走线尽可能地短。本申请实施例通过上述方式实现了增加硅通孔的应力承受能力的基础上，还减少了寄生效应。

技术领域

本申请涉及芯片封装加工技术领域，尤其涉及一种芯片封装方法及计算机可读存储介质。

背景技术

三维堆叠结构芯片，通过在每一层结构上打造硅通孔(through silicon via，TSV)。通过TSV实现每层结构的互联。而在芯片封装加工的过程中，需要层层刻蚀加工得到每一层的结构(其中包括加工得到各层用于互联的TSV)。在不同层的加工工艺下，产生的应力也不同。而带有通孔的结构，受不同的应力，可能会出现损坏的情况，导致芯片性能下降，或者，导致芯片报废。

发明内容

本申请实施例提供一种芯片封装方法及计算机可读存储介质，提高了硅通孔在封装加工过程中的可靠性。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，提供了一种芯片封装方法，该方法包括：

步骤1：进行版图设计；

步骤2：筛选出所述版图设计中关于待加工芯片的每一堆叠层中需要加工的多个第一硅通孔；

步骤3：对所述每一堆叠层的所述多个第一硅通孔进行有限元应力分析，得到所述每一堆叠层的第一区域和第二区域；所述第一区域上的所述第一硅通孔承受应力值大于或等于第一应力值；所述第二区域上的第一硅通孔承受应力值小于所述第一应力值；

步骤4：对所述每一堆叠层中的所述第二区域上的所述第一硅通孔迭代进行所述步骤1到所述步骤3的操作，直到所述每一堆叠层上的所述多个第一硅通孔均位于所述第一区域。

在本申请实施例中，通过每个堆叠层的应力进行分析，筛选出每个堆叠层上应力承受能力大于或等于第一应力值的硅通孔，而后将应力承受能力小于第一应力值的硅通孔进行重新设计，从而使得每个堆叠层上的硅通孔的应力承受能力都尽可能的大。

在一种可能的实施方式中，所述方法还包括：

步骤5：对所述每个堆叠层上的所述多个第一硅通孔进行互联走线设计。

在本申请实施例中，通过对所有的堆叠层上的硅通孔都进行重新设计后，使得每个第一硅通孔的应力承受能力都大于第一应力值。但因经过多次迭代，互联走线的布局可能会产生较大改变。而互联走线会在堆叠层之间产生寄生效应。故需要重新设计互相走线，以可能缩短互联走线，从而实现降低其产生的寄生效应。

在一种可能的实施方式中，所述步骤5具体包括：

步骤5.1：确定第一互联走线；所述第一互联走线为垂直连接三个以上的多个所述堆叠层上的所述第一硅通孔的互联走线。

在一种可能的实施方式中，所述步骤5还包括：

步骤5.2：确定第二互联走线；所述第二互联走线垂直连接相邻两个所述堆叠层上的所述第一硅通孔的互联走线。

在一种可能的实施方式中，所述步骤3还包括：

得到第三区域；所述第三区域为设计和/或加工过程中不允许设置硅通孔的区域。

在一种可能的实施方式中，所述步骤4具体包括：