[实用新型]屏蔽栅耗尽型功率MOSFET

说明书

本实用新型公开了屏蔽栅耗尽型功率MOSFET，属于半导体技术领域。包括漏极金属层、第一导电类型的半导体衬底层、第一导电类型的半导体外延层、介质层和源极金属层，元胞区作为功能区位于半导体外延层的上部；所述元胞区包括设置在沟槽结构中的屏蔽栅和控制栅，在所述屏蔽栅和控制栅之间为介质隔离层，控制栅两侧为栅氧化层，栅氧化层外侧为第一导电类型的导电沟道。本实用新型采用沟槽屏蔽栅结构制作耗尽型MOSFET，利用屏蔽栅的电荷平衡效应提高了器件的击穿电压，同时垂直方向的沟道增加了单位面积的沟道数量，降低了器件导通电阻；同时屏蔽栅结构还大幅度降低了器件栅漏电容CGD，提高了器件开关速度。

技术领域

本发明涉及一种耗尽型功率MOSFET，具体涉及屏蔽栅耗尽型功率MOSFET。

背景技术

功率MOSFET，按栅极驱动方式的不同，通常分为增强型和耗尽型。由于耗尽型MOSFET作为常开型器件，在栅极不施加任何电压时，器件漏极与源极之间处于导通状态，而在栅极施加低于源极电压时，器件导电沟道逐步变窄直至完全关断。由于耗尽型MOSFET的独特性能，使其在电路实际应用中具有无可比拟的优势，目前耗尽型MOSFET已广泛应用于固态继电器、“常开”开关、线性运放、恒流源、恒压源以及开关电源等。

传统耗尽型MOSFET主要采用平面工艺制作（例如专利申请号：CN201410060184.0），其主要方法为采用砷离子注入的方式在硅表面预形成沟道，优点为砷离子在硅表面分布均匀。由于其导电沟道分布于硅表面，当制作中低压器件时，受元胞结构限制，无法进一步提高导电沟道的密度，因而其导通电阻以及电流通过能力受到明显影响。并且，采用平面工艺制作耗尽型MOSFET，通常先制作阱区，再制作多晶硅栅极，由于此工艺不属于“自对准”工艺技术，因此器件参数一致性受到明显影响。

为了提高中低压耗尽型MOSFET沟道密度，以此来降低导通电阻并提高其电流通过能力，有厂商采用了沟槽结构制作耗尽型MOSFET（例如专利申请号：CN 201410404340.0以及专利申请号：CN 201821564557.8）。进行沟道离子掺杂时，其沟槽底部必定聚集大量与漂移区掺杂类型相同的离子，这使器件在关断状态时，该部位高浓度的掺杂，会大幅度拉低整个器件的击穿电压。

为解决沟槽型耗尽型MOSFET的沟槽底部薄弱点对器件击穿电压的影响，有厂商在沟槽底部增加与沟道导电类型相反的区域，并采用电荷平衡原理提高器件击穿电压（例如专利申请号：CN201811195273.0）。由于增加的这一特殊区域采用掺杂的方式，受掺杂光刻精度以及掺杂横向扩散的问题，其元胞尺寸无法进一步缩小。

发明内容

本实用新型旨在解决现有技术中存在的上述问题，提出了一种屏蔽栅耗尽型功率MOSFET，可大幅度改善耗尽型MOSFET在击穿电压与导通电阻之间的折中问题，同时降低器件栅漏电容，提高器件开关速度。

为了实现上述实用新型目的，本实用新型的技术方案如下：

屏蔽栅耗尽型功率MOSFET，包括漏极金属层、第一导电类型的半导体衬底层、第一导电类型的半导体外延层、介质层和源极金属层，其特征在于，元胞区作为功能区位于半导体外延层的上部；所述元胞区包括设置在沟槽结构中的屏蔽栅和控制栅，在所述屏蔽栅和控制栅之间为介质隔离层，控制栅两侧为栅氧化层，栅氧化层外侧为第一导电类型的导电沟道。

在其中一个实施例中，所述屏蔽栅的电位与源极金属层的电位相同。

在其中一个实施例中，所述屏蔽栅的电位与控制栅的电位相同。

在其中一个实施例中，所述屏蔽栅为浮空电极。

在其中一个实施例中，所述介质隔离层的厚度大于等于0，当介质隔离层的厚度为0时，屏蔽栅与控制栅连接在一起，为同电位。

在其中一个实施例中，所述元胞区还包括第二导电类型的半导体体区和第一导电类型的半导体重掺杂源区。